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参数资料
| 型号： | MC56F8257VLH |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 57/88页 |
| 文件大小： | 0K |
| 描述： | DSC 64K FLASH 60MHZ 64-LQFP |
| 标准包装： | 160 |
| 系列： | 56F8xxx |
| 核心处理器： | 56800E |
| 芯体尺寸： | 16-位 |
| 速度： | 60MHz |
| 连通性： | CAN，I²C，LIN，SCI，SPI |
| 外围设备： | LVD，POR，PWM，WDT |
| 输入/输出数： | 54 |
| 程序存储器容量： | 64KB（32K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 4K x 16 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 16x12b，D/A 1x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 64-LQFP |
| 包装： | 管件 |
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MC56F825x/MC56F824x Digital Signal Controller, Rev. 3
Specifications
Freescale Semiconductor
60
7.17
Reset, Stop, Wait, Mode Select, and Interrupt Timing
NOTE
All address and data buses described here are internal.
Figure 19. GPIO Interrupt Timing (Negative Edge-Sensitive)
7.18
Queued Serial Peripheral Interface (SPI) Timing
Table 33. Reset, Stop, Wait, Mode Select, and Interrupt Timing1,2
1 In the formulas, T = system clock cycle and T
osc = oscillator clock cycle. For an operating frequency of 32 MHz, T = 31.25 ns.
At 4 MHz (used coming out of reset and stop modes), T = 250 ns.
2 Parameters listed are guaranteed by design.
Characteristic
Symbol
Typical Min
Typical Max
Unit
See Figure
Minimum RESET Assertion Duration 3
3 This minimum number guarantees that a reliable reset occurs.
tRA
4T
—
ns
—
Minimum GPIO pin Assertion for Interrupt
tIW
2T
—
ns
RESET deassertion to First Address Fetch
tRDA
96TOSC + 64T
97TOSC + 65T
ns
—
Delay from Interrupt Assertion to Fetch of first
instruction (exiting Stop)
tIF
—6T
ns
—
Table 34. SPI Timing1
Characteristic
Symbol
Min
Max
Unit
Refer to
Cycle time
Master
Slave
tC
125
62.5
—
ns
Enable lead time
Master
Slave
tELD
—
31
—
ns
Enable lag time
Master
Slave
tELG
—
125
—
ns
Clock (SCK) high time
Master
Slave
tCH
50
31
—
ns
Clock (SCK) low time
Master
Slave
tCL
50
31
—
ns
GPIO pin
(Input)
tIW
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