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参数资料
| 型号： | MC56F8257VLH |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 88/88页 |
| 文件大小： | 0K |
| 描述： | DSC 64K FLASH 60MHZ 64-LQFP |
| 标准包装： | 160 |
| 系列： | 56F8xxx |
| 核心处理器： | 56800E |
| 芯体尺寸： | 16-位 |
| 速度： | 60MHz |
| 连通性： | CAN，I²C，LIN，SCI，SPI |
| 外围设备： | LVD，POR，PWM，WDT |
| 输入/输出数： | 54 |
| 程序存储器容量： | 64KB（32K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 4K x 16 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 16x12b，D/A 1x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 64-LQFP |
| 包装： | 管件 |
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Overview
MC56F825x/MC56F824x Digital Signal Controller, Rev. 3
Freescale Semiconductor
9
Figure 1. 56800E Core Block Diagram
Figure 2 shows the peripherals and control blocks connected to the IP bus bridge. Refer to the system integration module (SIM)
section in the device’s reference manual for information about which signals are multiplexed with those of other peripherals.
Data
DSP56800E Core
Arithmetic
Logic Unit
(ALU)
XAB2
PAB
PDB
CDBW
CDBR
XDB2
Program
Memory
Data/
IP Bus
Interface
Bit-
Manipulation
Unit
N3
M01
Address
XAB1
Generation
Unit
(AGU)
PC
LA
LA2
HWS0
HWS1
FIRA
OMR
SR
FISR
LC
LC2
Instruction
Decoder
Interrupt
Unit
Looping
Unit
Program Control Unit
ALU1
ALU2
MAC and ALU
A1
A2
A0
B1
B2
B0
C1
C2
C0
D1
D2
D0
Y1
Y0
X0
Enhanced
JTAG TAP
R2
R3
R4
R5
SP
R0
R1
N
Y
Multi-Bit Shifter
OnCE
Program
RAM
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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