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参数资料
| 型号： | MC56F8356VFVE |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 16-BIT, 120 MHz, OTHER DSP, PQFP144 |
| 封装： | ROHS COMPLIANT, LQFP-144 |
| 文件页数： | 56/178页 |
| 文件大小： | 910K |
| 代理商： | MC56F8356VFVE |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页当前第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页
External Memory Interface Timing
56F8356 Technical Data, Rev. 13
Freescale Semiconductor
149
Preliminary
Note:
When multiple lines are given for the same wait state configuration, calculate each and then select the
smallest or most negative.
Table 10-16 External Memory Interface Timing
Characteristic
Symbol
Wait States
Configuration
DM
Wait States
Controls
Unit
Address Valid to WR Asserted
tAWR
WWS=0
-1.477
0.50
WWSS
ns
WWS>0
-1.564
0.75 + DCAOE
WR Width Asserted to WR
Deasserted
tWR
WWS=0
-0.186
0.25 + DCAOE
WWS
ns
WWS>0
-0.256
0
Data Out Valid to WR Asserted
tDWR
WWS=0
-9.568
0.25 + DCAEO
WWSS
ns
WWS=0
-1.721
0.00
WWS>0
-9.227
0.50
WWS>0
-1.808
0.25 + DCAOE
Valid Data Out Hold Time after WR
Deasserted
tDOH
-2.287
0.25 + DCAEO
WWSH
ns
Valid Data Out Set-Up Time to
WR Deasserted
tDOS
-1.622
0.25 + DCAOE
WWS,WWSS
ns
-9.041
0.50
Valid Address after WR
Deasserted
tWAC
-3.918
0.25 + DCAEO
WWSH
ns
RD Deasserted to Address
Invalid
tRDA
-2.229
0.00
RWSH
ns
Address Valid to RD Deasserted
tARDD
-1.887
1.00
RWSS,RWS
ns
Valid Input Data Hold after RD
Deasserted
tDRD
0.00
N/A1
—
ns
RD Assertion Width
tRD
0.212
1.00
RWS
ns
Address Valid to Input Data
Valid
tAD
-14.427
1.00
RWSS,RWS
ns
-19.751
1.25 + DCAOE
Address Valid to RD Asserted
tARDA
-2.121
0.00
RWSS
ns
RD Asserted to Input Data Valid
tRDD
-12.306
1.00
RWSS,RWS
ns
-17.630
1.25 + DCAOE
WR Deasserted to RD Asserted
tWRRD
-1.923
0.25 + DCAEO
WWSH,RWSS
ns
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