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参数资料
| 型号： | MC68302FC20CR2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 4 CHANNEL(S), 10M bps, LOCAL AREA NETWORK CONTROLLER, PQFP132 |
| 封装： | 0.950 X 0.950 INCH, 0.025 INCH PITCH, PLASTIC, QFP-132 |
| 文件页数： | 68/128页 |
| 文件大小： | 641K |
| 代理商： | MC68302FC20CR2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页当前第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页
ETHERNET Controller
MOTOROLA
MC68EN302 REFERENCE MANUAL
4-5
of space to be available in the transmit FIFO prior to beginning a DMA burst into the
MC68EN302 transmit FIFO. WMRK is typically set to 16.
WMRK1–WMRK0, when used in conjunction with BLIM2–BLIM0, allows the system
designer to configure the MC68EN302 device for expected bus latency.
BLIM2–BLIM0—Burst Limit. (R/W)
BLIM2–BLIM0 controls the maximum length of a DMA burst in accesses from the bus
interface unit. BLIM is typically set to 8 for 16 bit systems.
000 = 1 Access
001 = 2 Accesses
010 = 4 Accesses
011 = 8 Accesses
100 = 16 Accesses
101 = 32 Accesses
110 = 64 Accesses
111 = Unlimited
4.1.3 ETHERNET MAXIMUM RECEIVE BUFFER LENGTH (EMRBLR)
The EMRBLR register determines the maximum size of all receive buffers. Because the
maximum frame is limited to 1518, only bits 10–0 are written by the user. The value written
into the maximum receive buffer length register must account for the receive CRC which is
always written into the last receive buffer. To allow one maximum size frame per buffer,
EMRBLR must be set to 0000010111101110 or larger. The EMRBLR must be evenly
divisible by 2. To ensure this, bit 0 is forced low. Only non-zero values are considered to be
valid, therefore this register should be written after reset, but before Ethernet operation is
enabled. All implemented bits are R/W. This register is cleared upon a hardware reset.
5–11—Reserved.
Should be written to zero by the host processor. These bits are always read as zero.
MRBL—Maximum receive buffer length.
Must be programmed to a non-zero value for operation.
0—Reserved.
Must be written as zero by the host processor. This bit is always read as zero.
15
14
13
12
11
10
9876543210
00000
MAXIMUM RECEIVE BUFFER LENGTH
0
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