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参数资料
| 型号： | MC68HC705C9ACP |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 4/118页 |
| 文件大小： | 0K |
| 描述： | IC MCU 2.1MHZ 16K OTP 40-DIP |
| 标准包装： | 9 |
| 系列： | HC05 |
| 核心处理器： | HC05 |
| 芯体尺寸： | 8-位 |
| 速度： | 2.1MHz |
| 连通性： | SCI，SPI |
| 外围设备： | POR，WDT |
| 输入/输出数： | 24 |
| 程序存储器容量： | 16KB（16K x 8） |
| 程序存储器类型： | OTP |
| RAM 容量： | 352 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 40-DIP（0.600"，15.24mm） |
| 包装： | 管件 |
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3.3-Vdc Control Timing
MC68HC05C9A Advance Information Data Sheet, Rev. 4.1
Freescale Semiconductor
101
Figure 12-7. Power-On Reset Timing Diagram
Figure 12-8. External Reset Timing
3FFE
4064 t
CYC
V
DD
OSC1 PIN(2)
INTERNAL
CLOCK(3)
INTERNAL
DATA BUS(3)
3FFE
3FFF
(NOTE 1)
1. Power-on reset threshold is typically between 1 V and 2 V.
3. Internal clock, internal address bus, and internal data bus are not available externally.
NEW
PCH
NEW
PCL
2. OSC1 line is meant to represent time only, not frequency.
4. RESET outputs VOL during 4064 POR cycles.
Notes:
RESET PIN
(NOTE 4)
INTERNAL
ADDRESS BUS(3)
INTERNAL
CLOCK(1)
INTERNAL
ADDRESS BUS(1)
Notes:
INTERNAL
DATA BUS(1)
3FFE
3FFF
NEW PC
1. Internal clock, internal address bus, and internal data bus are not available externally.
2. The next rising edge of the internal clock after the rising edge of RESET initiates the reset sequence.
NEW
PCH
t
RL
NEW
PCL
OP
CODE
RESET(2)
3FFE
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PDF描述 |
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参数描述 |
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