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参数资料
| 型号： | MC68HC705CL16 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 1.802 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | TQFP-100 |
| 文件页数： | 122/145页 |
| 文件大小： | 673K |
| 代理商： | MC68HC705CL16 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页当前第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页
GENERAL RELEASE SPECIFICATION
June 11, 1997
MOTOROLA
SERIAL PERIPHERAL INTERFACE
MC68HC05CL48
9-6
REV 2.0
9.2.2 SPSR SPI Status Register
SPIF SPI Interrupt Request
SPIF is set after the eighth SCK cycle in a data transfer and it is cleared by
reading the SPSR register (with SPIF set) followed by an access (read or write)
to the SPI Data Register.
WCOL Write Collision Status Flag
This error status ag is used to indicate that a serial transfer was in progress
when the MCU tried to write new data into the SPDR data register. The MCU
write is disabled to avoid writing over the data being transmitted. No interrupt is
generated because the error status ag can be read upon completion of the
transfer that was in progress at the time of the error. This ag is automatically
cleared by a read of the SPSR (with WCOL set) followed by an access (read or
write) to the SPDR register.
MODFSPI Mode Error Interrupt Status Flag
This bit is set automatically by SPI hardware if the MSTR control bit is set to
one and the Slave Select input pin becomes zero. This condition is not
permitted in normal operation. This ag is automatically cleared by a read of
the SPSR (with MODF set) followed by a write to the SPCR register.
9.2.3 SPDR SPI Data Register
This 8-bit register is both the input and output register for SPI data. In the SPI
system the 8-bit data register in the master and the 8-bit data register in the slave
are linked by the MOSI and MISO wires to form a distributed 16-bit register. When
a data transfer operation is performed, this 16-bit register is serially shifted eight
bit positions by the SCK clock from the master so the data is effectively
76543210
SPSR
$0021
READ
SPIF
WCOL
0
MODF
0000
WRITE
RESET
00000000
76543210
SPDR
$0022
READ
SPD7
SPD6
SPD5
SPD4
SPD3
SPD2
SPD1
SPD0
WRITE
RESET
UUUUUUUU
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PDF描述 |
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