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参数资料
| 型号： | MC68HC705JJ7S |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, UVPROM, 2.1 MHz, MICROCONTROLLER, CDIP20 |
| 封装： | WINDOWED, CERAMIC, DIP-20 |
| 文件页数： | 118/164页 |
| 文件大小： | 1165K |
| 代理商： | MC68HC705JJ7S |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页当前第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页
Port A
MC68HC705JJ7 MC68HC705JP7 Advance Information Data Sheet, Rev. 4.1
Freescale Semiconductor
57
PDICL — Lower Port C Pulldown Inhibit Bits (MC68HC705JP7)
Writing to this write-only bit controls the port C pulldown devices on the lower four bits (PC0–PC3).
Reading these pulldown register A bits returns undefined data. Reset clears bit PDICL.
1 = Lower four port C pins pulldown devices turned off
0 = Lower four port C pins pulldown devices turned on if pin has been programmed by the DDRC
to be an input
PDIA5–PDIA0 — Port A Pulldown Inhibit Bits
Writing to these write-only bits controls the port A pulldown devices. Reading these pulldown register
A bits returns undefined data. Reset clears bits PDIA5–PDIA0.
1 = Corresponding port A pin pulldown device turned off
0 = Corresponding port A pin pulldown device turned on if pin has been programmed by the DDRA
to be an input
7.2.4 Port A External Interrupts
The PIRQ bit in the MOR enables the PA3–PA0 pins to serve as external interrupt pins in addition to the
IRQ/VPP pin. The active interrupt state for the PA3–PA0 pins is a logic 1 or a rising edge. A state of the
PIRQ bit in the MOR determines whether external interrupt inputs are edge-sensitive only or both edge-
and level-sensitive. Port A interrupts are also interactive with each other and the IRQ/VPP pin as described
NOTE
When testing for external interrupts, the BIH and BIL instructions test the
voltage on the IRQ/VPP pin, not the state of the internal IRQ signal.
Therefore, BIH and BIL cannot test the port A external interrupt pins.
7.2.5 Port A Logic
When a PA0:PA5 pin is programmed as an output, reading the port bit actually reads the value of the data
latch and not the voltage on the pin itself. When a PA0:PA5 pin is programmed as an input, reading the
port bit reads the voltage level on the pin. The data latch can always be written, regardless of the state of
its DDR bit. Figure 7-4 shows the I/O logic of PA0–PA5 pins of port A.
The data latch can always be written, regardless of the state of its DDR bits. Table 7-1 summarizes the
operations of the port A pins.
Table 7-1. Port A Pin Functions
Port A
Pin(s)
SWPDI
(in MOR)
Port A
PORTA Access
(Pin or Data Register)
Result on
Port A Pins
PDIAx
DDRAx(1)
1. DDRA can always be read or written.
Read
Write
Pulldown
Pin
PA0
PA1
PA2
PA3
PA4
PA5
000
Pin
Data
On
PAx in
010
Pin
Data
Off
PAx in
1
X
0
Pin
Data
Off
PAx in
X(2)
2. Don’t care
X(2)
1
Data
Off
PAx out
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