参数资料
型号: MC68HC908QL2VP
厂商: MOTOROLA INC
元件分类: 微控制器/微处理器
英文描述: 8-BIT, FLASH, 2 MHz, MICROCONTROLLER, PDIP16
封装: PLASTIC DIP-16
文件页数: 87/244页
文件大小: 3228K
代理商: MC68HC908QL2VP
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Slave LIN Interface Controller (SLIC)
High-Speed LIN Operation
MC68HC908QL Family
Data Sheet
MOTOROLA
Slave LIN Interface Controller (SLIC)
177
The above numbers assume a perfect input waveforms into the SLCRX pin,
where 1 and 0 bits are of equal length and are exactly the correct length for the
appropriate speed. Factors such as physical layer wave shaping and ground shift
can affect the symmetry of these waveforms, causing bits to appear shortened or
lengthened as seen by the SLIC module. The user must take these factors into
account and base the maximum speed upon the shortest possible bit time that the
SLIC module may observe, factoring in all physical layer effects. On some LIN
physical layer devices it is possible to turn off wave shaping circuitry for high-speed
operation, removing this portion of the physical layer error.
The digital receive filter can also affect high speed operation if it is set too low and
begins to filter out valid message traffic. Under ideal conditions, this will not
happen, as the digital filter maximum speeds allowable are higher than the speeds
allowed for ±1.5% accuracy. If the digital receive filter prescaler is set to divide-
by-4; however, the filter delay is very close to the ±1.5% accuracy maximum bit
time.
For example, with a SLIC clock of 4 MHz, the SLIC module is capable of
maintaining ±1.5% accuracy up to 60,000 bps. If the digital receive filter prescaler
is set to divide-by-4, this means that the filter will only pass message traffic which
is 62,500 bps or slower under ideal circumstances. This is only a difference of
2,500 bps (4.17% of the nominal valid message traffic speed). In this case, the user
must ensure that with all errors accounted for, no bit will appear shorter than 16
s
(1 bit at 62,500 bps) or the filter will block that bit. This is far too narrow a margin
for safe design practices. The better solution would be to reduce the filter prescaler,
increasing the gap between the filter cut-off point and the nominal speed of valid
message traffic. Changing the prescaler to divide by 2 in this example gives a filter
cut-off of 125,000 bps, which is 60,000 bps faster than the nominal speed of the
LIN bus and much less likely to interfere with valid message traffic.
To ensure that all valid messages pass the filter stage in high-speed operation, it
is best to ensure that the filter cut-off point is at least 2 times the nominal speed of
the fastest message traffic to appear on the bus. Refer to Table 14-6 for a more
complete list of the digital receive filter delays as they relate to the maximum LIN
bus frequency. Table 14-7 repeats much of the data found in Table 14-6; however,
the filter delay values have been converted to the frequency domain.
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PDF描述
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