- 您现在的位置：买卖IC网 > PDF目录2012 > MC92604ZT (Freescale Semiconductor)IC TXRX ETH DUAL GIG 196-MAPBGA PDF资料下载
参数资料
| 型号： | MC92604ZT |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 110/122页 |
| 文件大小： | 0K |
| 描述： | IC TXRX ETH DUAL GIG 196-MAPBGA |
| 标准包装： | 630 |
| 类型： | 收发器 |
| 驱动器/接收器数： | 2/2 |
| 规程： | 千兆位以太网 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 196-LBGA |
| 供应商设备封装： | 196-MAPBGA（15x15） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页当前第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页
Electrical Specifications and Characteristics
MC92604 Dual Gigabit Ethernet Transceiver Reference Manual, Rev. 1
7-6
Freescale Semiconductor
7.3.2
Receiver Interface Timing
The data output timing at the receiver interface may be single data rate (non-DDR) or double data rate
(DDR) as described in Section 3.4, “Receiver Interface Configuration.” Additionally, the valid data is
sourced simultaneously with, or centered on, the RECV_x_CLK output, depending on the state of the
control signal, RECV_CLK_CENT.
When the control signal RECV_CLK_CENT = high, the data is centered about the receiver clock edge.
When RECV_CLK_CENT = low, the receiver clock edge is aligned (co-incident) with the data. See
Section 3.6, “Receiver Interface Timing Modes,” for more on receiver interface timing.
Table 7-6 shows the receiver clock cycle time and the target or typical offset of the clock edge with respect
to the data depending on the device application configuration. Note that the complement of the receiver
clock, RECV_x_RCLK_B, is only valid and available in TBI and RTBI Ethernet compliant applications
modes.
Table 7-6 also lists references to timing figures in the following receiver interface timing sections.
Table 7-6. Target Receiver Clock Offset Relative to Data
Application
Mode
DDR
TBIE and
COMPAT =
High
HSE
Receiver
Clock Cycle
Time1
(ns)
1 Assumes 125-MHz reference clock if HSE is disabled and 62.5-MHz reference clock if HSE is enabled.
RECV_x_
RCLK
RECV_x_
RCLK_B
Clock Offset
to Data
(ns)
Reference
Figure No.
GMII or 8-/10-bit
backplane
Low
False
Low
8
Valid
Low
4
Low
False
High
16
Valid
Low
8
Ethernet TBI
Low
True
Low
16
Valid
4
Low
True
High
32
Valid
8
RGMII or 4-/5-bit
backplane
High
False
Low
8
Valid
Low
2
High
False
High
16
Valid
Low
4
Ethernet RTBI
High
True
Low
8
Valid
2
High
True
High
16
Valid
4
相关PDF资料 |
PDF描述 |
|---|---|
| MCP2120T-I/SL | IC ENCODR/DECODR 2.5V IR 14-SOIC |
| MCP2122-E/P | IC ENCODER/DECODER IRDA 8-DIP |
| MCP2122T-E/SNG | IC ENCODER/DECODR INFRARED 8SOIC |
| MCP3901A0T-E/SS | IC ENERGY METER AFE 2CH 20-SSOP |
| MCP3903T-E/SS | IC AFE 24BIT 64KSPS 6CH 28SSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MC92610 | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:Quad 3.125 Gbaud SERDES |
| MC92610VF | 制造商:MOTOROLA 制造商全称:Motorola, Inc 功能描述:Quad 3.125 Gbaud SERDES |
| MC928G | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Motorola Inc 功能描述: 制造商:MOTOROLA 功能描述: |
| MC929F | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Motorola Inc 功能描述: |
| MC929G | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
发布紧急采购，3分钟左右您将得到回复。