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参数资料
| 型号： | MC92604ZT |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 75/122页 |
| 文件大小： | 0K |
| 描述： | IC TXRX ETH DUAL GIG 196-MAPBGA |
| 标准包装： | 630 |
| 类型： | 收发器 |
| 驱动器/接收器数： | 2/2 |
| 规程： | 千兆位以太网 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 196-LBGA |
| 供应商设备封装： | 196-MAPBGA（15x15） |
| 包装： | 托盘 |
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Receiver
MC92604 Dual Gigabit Ethernet Transceiver Reference Manual, Rev. 1
3-22
Freescale Semiconductor
3.8.2.1
Double Data Rate Operation—Backplane Applications
When configured for backplane applications (COMPAT = low), double data rate operation (DDR high) is
functionally identical to the previously mentioned receiver operating modes. The difference is only at the
chip parallel data interfaces. Data outputs are shared and defined uniquely depending for each phase of the
output clock (RECV_x_RCLK).
The double data rate interfaces for receiving uncoded or coded data are shown in Table 3-16 and
Table 3-17, respectively.
Table 3-16. DDR Backplane Uncoded Data (8-Bit Mode)
Clock Edge
RECV_x_K
RECV_x_COMMA
RECV_x_DV
RECV_x_[3:0]
Rising
RECV_x_K
RECV_x_COMMA
RECV_x_DV
Data bit [3:0]
Falling
RECV_x_K
RECV_x_COMMA
RECV_x_ERR (XOR)
RECV_x_DV
Data bit [7:4]
Table 3-17. DDR Backplane Coded Data (10-Bit Mode)
Clock Edge
RECV_x_K
RECV_x_COMMA
RECV_x_DV
RECV_x_[3:0]
Rising
RECV_x_K
RECV_x_COMMA
Data bit 4
Data bit [3:0]
Falling
RECV_x_K
RECV_x_COMMA
Data bit 9
Data bit [8:5]
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参数描述 |
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