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参数资料
| 型号： | MC9328MX21CVK |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 96/100页 |
| 文件大小： | 0K |
| 描述： | IC MCU I.MX21 266MHZ 289-MAPBGA |
| 标准包装： | 152 |
| 系列： | i.MX21 |
| 核心处理器： | ARM9 |
| 芯体尺寸： | 32-位 |
| 速度： | 266MHz |
| 连通性： | 1 线，EBI/EMI，I²C，IrDA，MMC，智能卡，SPI，SSI，UART/USART，USB OTG |
| 外围设备： | DMA，I²S，LCD，POR，PWM，WDT |
| 输入/输出数： | 192 |
| 程序存储器类型： | ROMless |
| 电压 - 电源 (Vcc/Vdd)： | 1.45 V ~ 3.3 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 289-LFBGA |
| 包装： | 托盘 |
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Specifications
MC9328MX21 Technical Data, Rev. 3.4
Freescale Semiconductor
95
Figure 84. Sensor Output Data on Pixel Clock Rising Edge
CSI Latches Data on Pixel Clock Falling Edge
3.22.3
Calculation of Pixel Clock Rise/Fall Time
The limitation on pixel clock rise time/fall time is not specified. It should be calculated from the hold time
and setup time based on the following assumptions:
Rising-edge latch data
max rise time allowed = (positive duty cycle - hold time)
max fall time allowed = (negative duty cycle - setup time)
In most of case, duty cycle is 50 / 50, therefore:
max rise time = (period / 2 - hold time)
max fall time = (period / 2 - setup time)
For example: Given pixel clock period = 10ns, duty cycle = 50 / 50, hold time = 1ns, setup time = 1ns.
positive duty cycle = 10 / 2 = 5ns
≥ max rise time allowed = 5 - 1 = 4ns
negative duty cycle = 10 / 2 = 5ns
≥ max fall time allowed = 5 - 1 = 4ns
Falling-edge latch data
max fall time allowed = (negative duty cycle - hold time)
max rise time allowed = (positive duty cycle - setup time)
Table 46. Non-Gated Clock Mode Parameters1
1. HCLK = AHB System Clock, THCLK = Period of HCLK
Number
Parameter
Minimum
Maximum
Unit
1
csi_vsync to csi_pixclk
9 * THCLK
–ns
2
csi_d setup time
1
–
ns
3
csi_d hold time
1
–
ns
4
csi_pixclk high time
THCLK
–ns
5
csi_pixclk low time
THCLK
–ns
6
csi_pixclk frequency
0
HCLK / 2
MHz
1
VSYNC
PIXCLK
DATA[7:0]
2
3
6
5
4
Valid Data
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PDF描述 |
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参数描述 |
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