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参数资料
| 型号： | MC9328MXLVH15 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC PROCESSOR, PBGA256 |
| 封装： | 14 X 14 MM, 1.30 MM HEIGHT, 0.80 MM PITCH, MAPBGA-256 |
| 文件页数： | 44/89页 |
| 文件大小： | 1869K |
| 代理商： | MC9328MXLVH15 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页当前第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页
Specifications
MOTOROLA
MC9328MXL Advance Information
49
3.11 Multimedia Card/Secure Digital Host Controller
The DMA interface block controls all data routing between the external data bus (DMA access), internal
MMC/SD module data bus, and internal system FIFO access through a dedicated state machine that
monitors the status of FIFO content (empty or full), FIFO address, and byte/block counters for the
MMC/SD module (inner system) and the application (user programming).
Figure 38. Chip-Select Read Cycle Timing Diagram
Table 17. SDHC Bus Timing Parameter Table
Ref
No.
Parameter
1.8V ± 0.10V
3.0 ± 0.30V
Unit
Minimum
Maximum
Minimum
Maximum
1
CLK frequency at Data transfer
Mode (PP)1—10/30 cards
1.
CL
≤ 100 pF / 250 pF (10/30 cards)
0
25/5
0
25/5
MHz
2
CLK frequency at Identification
Mode2
2.
CL
≤ 250 pF (21 cards)
0
400
0
400
kHz
3a
Clock high time1—10/30 cards
6/33
—
10/50
—
ns
3b
Clock low time1—10/30 cards
15/75
—
10/50
—
ns
4a
Clock fall time1—10/30 cards
—
10/50
(5.00)3
—10/50
ns
4b
Clock rise time1—10/30 cards
—
14/67
(6.67)3
—10/50
ns
5a
Input hold time3—10/30 cards
3.
CL
≤ 25 pF (1 card)
5.7/5.7
—
5/5
—
ns
5b
Input setup time3—10/30 cards
5.7/5.7
—
5/5
—
ns
6a
Output hold time3—10/30 cards
5.7/5.7
—
5/5
—
ns
6b
Output setup time3—10/30 cards
5.7/5.7
—
5/5
—
ns
7
Output delay time3
016
014
ns
Bus Clock
5b
6b
6a
7
5a
4a
3a
1
CMD_DAT Input
CMD_DAT Output
4b
3b
Valid Data
2
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PDF描述 |
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