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参数资料
| 型号： | MC9328MXLVH15 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC PROCESSOR, PBGA256 |
| 封装： | 14 X 14 MM, 1.30 MM HEIGHT, 0.80 MM PITCH, MAPBGA-256 |
| 文件页数： | 73/89页 |
| 文件大小： | 1869K |
| 代理商： | MC9328MXLVH15 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页当前第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页
Specifications
MOTOROLA
MC9328MXL Advance Information
75
The limitation on pixel clock rise time / fall time are not specified. It should be calculated from the hold
time and setup time, according to:
Rising-edge latch data
max rise time allowed = (positive duty cycle - hold time)
max fall time allowed = (negative duty cycle - setup time)
In most of case, duty cycle is 50 / 50, therefore
max rise time = (period / 2 - hold time)
max fall time = (period / 2 - setup time)
For example: Given pixel clock period = 10ns, duty cycle = 50 / 50, hold time = 1ns, setup time = 1ns.
positive duty cycle = 10 / 2 = 5ns
=> max rise time allowed = 5 - 1 = 4ns
negative duty cycle = 10 / 2 = 5ns
=> max fall time allowed = 5 - 1 = 4ns
Falling-edge latch data
max fall time allowed = (negative duty cycle - hold time)
max rise time allowed = (positive duty cycle - setup time)
Table 30. Gated Clock Mode Timing Parameters
Ref No.
Parameter
Min
Max
Unit
1
csi_vsync to csi_hsync
180
-
ns
2
csi_hsync to csi_pixclk
1
-
ns
3
csi_d setup time
1
-
ns
4
csi_d hold time
1
-
ns
5
csi_pixclk high time
10.42
-
ns
6
csi_pixclk low time
10.42
-
ns
7
csi_pixclk frequency
0
48
MHz
相关PDF资料 |
PDF描述 |
|---|---|
| MC9328MXLDVP15 | 150 MHz, RISC PROCESSOR, PBGA225 |
| MC9328MXLDVF15 | 150 MHz, RISC PROCESSOR, PBGA225 |
| MC9328MXLVF15 | 32-BIT, 150 MHz, RISC PROCESSOR, PBGA225 |
| MC9328MXLVH20 | 32-BIT, 200 MHz, RISC PROCESSOR, PBGA256 |
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相关代理商/技术参数 |
参数描述 |
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