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参数资料
| 型号： | MC9328MXLVH15 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 150 MHz, RISC PROCESSOR, PBGA256 |
| 封装： | 14 X 14 MM, 1.30 MM HEIGHT, 0.80 MM PITCH, MAPBGA-256 |
| 文件页数： | 51/89页 |
| 文件大小： | 1869K |
| 代理商： | MC9328MXLVH15 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页当前第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页
Specifications
MOTOROLA
MC9328MXL Advance Information
55
3.11.2 SDIO-IRQ and ReadWait Service Handling
In SDIO, there is a 1-bit or 4-bit interrupt response from the SDIO peripheral card. In 1-bit mode, the
interrupt response is simply that the SD_DAT[1] line is held low. The SD_DAT[1] line is not used as data
in this mode. The memory controller generates an interrupt according to this low and the system interrupt
continues until the source is removed (SD_DAT[1] returns to its high level).
In 4-bit mode, the interrupt is less simple. The interrupt triggers at a particular period called the "Interrupt
Period" during the data access, and the controller must sample SD_DAT[1] during this short period to
determine the IRQ status of the attached card. The interrupt period only happens at the boundary of each
block (512 bytes).
Parameter
Symbol
Minimum
Maximum
Unit
Parameter
MMC/SD bus clock, CLK (All values are referred to minimum (VIH) and maximum
(VIL)
MMC/SD bus clock, CLK
(All values are referred to
minimum (VIH) and
maximum (VIL)
Command response cycle
NCR
2
64
Clock
cycles
Command response cycle
Identification response
cycle
NID
5
Clock
cycles
Identification response
cycle
Access time delay cycle
NAC
2
TAAC + NSAC
Clock
cycles
Access time delay cycle
Command read cycle
NRC
8
—
Clock
cycles
Command read cycle
Command-command
cycle
NCC
8
—
Clock
cycles
Command-command cycle
Command write cycle
NWR
2
—
Clock
cycles
Command write cycle
Stop transmission cycle
NST
2
Clock
cycles
Stop transmission cycle
TAAC: Data read access time -1 defined in CSD register bit[119:112]
NSAC: Data read access time -2 in CLK cycles (NSAC100) defined in CSD register
bit[111:104]
TAAC: Data read access
time -1 defined in CSD
register bit[119:112]
NSAC: Data read access
time -2 in CLK cycles
(NSAC100) defined in
CSD register bit[111:104]
相关PDF资料 |
PDF描述 |
|---|---|
| MC9328MXLDVP15 | 150 MHz, RISC PROCESSOR, PBGA225 |
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相关代理商/技术参数 |
参数描述 |
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