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参数资料
| 型号： | MCIMX251AJM4A |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA400 |
| 封装： | 17 X 17 MM, 0.80 MM PITCH, ROHS COMPLIANT, PLASTIC, MAPBGA-400 |
| 文件页数： | 125/140页 |
| 文件大小： | 1416K |
| 代理商： | MCIMX251AJM4A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页当前第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页
i.MX25 Applications Processor for Automotive Products, Rev. 8
Freescale Semiconductor
85
Figure 54. eSDHCv2 Timing
Table 61. eSDHCv2 Interface Timing Specification
ID
Parameter
Symbols
Min.
Max.
Unit
Card Input Clock
SD1
Clock frequency (low speed)
fPP
1
1 In low-speed mode, card clock must be lower than 400 kHz, voltage ranges from 2.7 to 3.6 V.
0
400
kHz
Clock frequency (SD/SDIO full speed/high speed)
fPP
2
2 In normal-speed mode for SD/SDIO card, clock frequency can be any value between 0 ~ 25 MHz. In high speed mode, clock
frequency can be any value between 0 ~ 50 MHz.
0
25/50
MHz
Clock frequency (MMC full speed/high speed)
fPP
3
3 In normal-speed mode for MMC card, clock frequency can be any value between 0 ~ 20 MHz. In high speed mode, clock
frequency can be any value between 0 ~ 52 MHz.
0
20/52
MHz
Clock frequency (identification mode)
fOD
100
400
kHz
SD2
Clock low time
tWL
6.5
—
ns
SD3
Clock high time
tWH
6.5
—
ns
SD4
Clock rise time
tTLH
—3
ns
SD5
Clock fall time
tTHL
—3
ns
eSDHC Output / Card Inputs CMD, DAT (Reference to CLK)
SD6
eSDHC output delay
tOD
–3
3
ns
eSDHC Input / Card Outputs CMD, DAT (Reference to CLK)
SD7
eSDHC input setup time
tISU
2.5
—
ns
SD8
eSDHC input hold time
tIH
4
4 To satisfy hold timing, the delay difference between clock input and cmd/data input must not exceed 2 ns.
2.5
—
ns
SD1
SD3
SD5
SD4
SD7
CMD
output from eSDHCv2 to card
DAT1
......
DAT7
DAT0
CMD
input from card to eSDHCv2
DAT1
......
DAT3
DAT0
CLK
SD2
SD8
SD6
相关PDF资料 |
PDF描述 |
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