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参数资料
| 型号： | MPC5200BV400 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 25/72页 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 400MHZ 272-PBGA |
| 标准包装： | 40 |
| 系列： | MPC52xx |
| 核心处理器： | 603e G2 LE |
| 芯体尺寸： | 32-位 |
| 速度： | 400MHz |
| 连通性： | CAN，EBI/EMI，以太网，I²C，IrDA，J1850，SPI，UART/USART，USB |
| 外围设备： | AC'97，DMA，I²S，POR，PWM，WDT |
| 输入/输出数： | 56 |
| 程序存储器类型： | 外部程序存储器 |
| RAM 容量： | 16K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.42 V ~ 1.58 V |
| 振荡器型： | 内部 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 272-BBGA |
| 包装： | 托盘 |
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MPC5200B Data Sheet, Rev. 4
Freescale Semiconductor
31
Figure 15. Multiword DMA Timing
NOTE
The direction of signal assertion is towards the top of the page, and the direction of negation
is towards the bottom of the page, irrespective of the electrical properties of the signal.
Table 29. Ultra DMA Timing Specification
Sym
MODE 0
(ns)
MODE 1
(ns)
MODE 2
(ns)
Comment
SpecID
Min
Max
Min
Max
Min
Max
tCYC
114
—
75
—
55
—
Cycle time allowing for asymmetry and clock
variations from STROBE edge to STROBE edge
A8.26
t 2CYC
235
—
156
—
117
—
Two-cycle time allowing for clock variations, from
rising edge to next rising edge or from falling edge to
next falling edge of STROBE.
A8.27
t DS
15
—
10
—
7
—
Data setup time at recipient.
A8.28
t DH
5—5—5—
Data hold time at recipient.
A8.29
t DVS
70
—
48
—
34
—
Data valid setup time at sender, to STROBE edge.
A8.30
t DVH
6
—
6
—
6
—
Data valid hold time at sender, from STROBE edge.
A8.31
t FS
0
230
0
200
0
170
First STROBE time for drive to first negate DSTROBE
from STOP during a data-in burst.
A8.32
t LI
015001500150
Limited Interlock time.
A8.33
t MLI
20
—
20
—
20
—
Interlock time with minimum.
A8.34
t UI
0—0—0—
Unlimited interlock time.
A8.35
t0
tC
tE
tI
tD
tF
tH
tG
tJ
DMARQ
RDATA
WDATA
(Drive)
(Host)
(Drive)
(Host)
tL
tK
DMACK
DIOR
DIOW
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PDF描述 |
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