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参数资料
| 型号： | MPC8555VTAPFX |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 833 MHz, RISC PROCESSOR, PBGA783 |
| 封装： | 29 X 29 MM, 3.75 MM HEIGHT, 1 MM PITCH, LEAD FREE, FLIP CHIP, PLASTIC, BGA-783 |
| 文件页数： | 62/88页 |
| 文件大小： | 1244K |
| 代理商： | MPC8555VTAPFX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页当前第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页
MPC8555E PowerQUICC III Integrated Communications Processor Hardware Specifications, Rev. 4
Freescale Semiconductor
65
Clocking
15 Clocking
This section describes the PLL configuration of the MPC8555E. Note that the platform clock is identical
to the CCB clock.
15.1
Clock Ranges
Table 44 provides the clocking specifications for the processor core and Table 45 provides the clocking
specifications for the memory bus.
Table 44. Processor Core Clocking Specifications
Characteristic
Maximum Processor Core Frequency
Unit Notes
533 MHz
600 MHz
667 MHz
833 MHz
1000 MHz
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
e500 core
processor
frequency
400
533
400
600
400
667
400
833
400
1000
MHz 1, 2, 3
Notes:
1. Caution: The CCB to SYSCLK ratio and e500 core to CCB ratio settings must be chosen such that the resulting SYSCLK
frequency, e500 (core) frequency, and CCB frequency do not exceed their respective maximum or minimum operating
frequencies. Refer to Section 15.2, “Platform/System PLL Ratio,” and Section 15.3, “e500 Core PLL Ratio,” for ratio settings.
2.)The minimum e500 core frequency is based on the minimum platform frequency of 200 MHz.
3. 1000 MHz frequency supports only a 1.3 V core.
Table 45. Memory Bus Clocking Specifications
Characteristic
Maximum Processor Core
Frequency
Unit
Notes
533, 600, 667, 883, 1000 MHz
Min
Max
Memory bus frequency
100
166
MHz
1, 2, 3
Notes:
1. Caution: The CCB to SYSCLK ratio and e500 core to CCB ratio settings must be chosen such that
the resulting SYSCLK frequency, e500 (core) frequency, and CCB frequency do not exceed their
respective maximum or minimum operating frequencies. Refer to Section 15.2, “Platform/System PLL
Ratio,” and Section 15.3, “e500 Core PLL Ratio,” for ratio settings.
2. The memory bus speed is half of the DDR data rate, hence, half of the platform clock frequency.
3. 1000 MHz frequency supports only a 1.3 V core.
相关PDF资料 |
PDF描述 |
|---|---|
| MPC8560PXAQFC | 32-BIT, 1000 MHz, RISC PROCESSOR, PBGA783 |
| MK1493-01GLFTR | 100 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO48 |
| MK3234-01STR | 50 MHz, OTHER CLOCK GENERATOR, PDSO16 |
| MPC5602BF1VLQ4R | MICROCONTROLLER, PQFP144 |
| MPC5602CF1MLL6 | MICROCONTROLLER, PQFP100 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| MPC855TCZP50D4 | 制造商:Freescale Semiconductor 功能描述: |
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