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参数资料
| 型号： | MPC8569EVTAUNLB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | RISC PROCESSOR, PBGA783 |
| 封装： | 29 X 29 MM, 1 MM PITCH, PLASTIC, BGA-783 |
| 文件页数： | 101/126页 |
| 文件大小： | 2847K |
| 代理商： | MPC8569EVTAUNLB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页当前第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页
MPC8569E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 0
HDLC, BISYNC, Transparent, and Synchronous UART Interfaces
Freescale Semiconductor
76
2.8.2
HDLC, BISYNC, Transparent, and Synchronous UART AC Timing
Specifications
The following table provides the input and output AC timing specifications for the HDLC, BISYNC, and Transparent protocols.
The following table provides the input and output AC timing specifications for the synchronous UART protocols.
Table 44. HDLC, BISYNC, and Transparent AC Timing Specifications
For recommended operating conditions, see Table 3
Characteristic
Symbol1
Min
Max
Unit
Notes
Outputs—Internal clock delay
tHIKHOV
05.5
ns
2
Outputs—External clock delay
tHEKHOV
18.4
ns
2
Outputs—Internal clock high Impedance
tHIKHOX
05.5
ns
2
Outputs—External clock high Impedance
tHEKHOX
18
ns
2
Inputs—Internal clock input setup time
tHIIVKH
6—
ns
—
Inputs—External clock input setup time
tHEIVKH
4—
ns
—
Inputs—Internal clock input hold time
tHIIXKH
0—
ns
—
Inputs—External clock input hold time
tHEIXKH
1.3
—
ns
—
Notes:
1. The symbols used for timing specifications follow the pattern t(first two letters of functional block)(signal)(state)(reference)(state) for inputs
and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tHIKHOX symbolizes the outputs internal
timing (HI) for the time tserial memory clock reference (K) goes from the high state (H) until outputs (O) are invalid (X).
2. Output specifications are measured from the 50% level of the rising edge of CLKIN to the 50% level of the signal. Timings
are measured at the pin.
Table 45. Synchronous UART AC Timing Specifications
For recommended operating conditions, see Table 3
Characteristic
Symbol1
Min
Max
Unit
Notes
Outputs—Internal clock delay
tHIKHOV
011
ns
2
Outputs—External clock delay
tHEKHOV
114
ns
2
Outputs—Internal clock high Impedance
tHIKHOX
011
ns
2
Outputs—External clock high Impedance
tHEKHOX
114
ns
2
Inputs—Internal clock input setup time
tHIIVKH
10
—
ns
—
Inputs—External clock input setup time
tHEIVKH
8—
ns
—
Inputs—Internal clock input hold time
tHIIXKH
0—
ns
—
Inputs—External clock input hold time
tHEIXKH
1—
ns
—
Notes:
1. The symbols used for timing specifications follow the pattern t(first two letters of functional block)(signal)(state)(reference)(state) for inputs
and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tHIKHOX symbolizes the outputs internal
timing (HI) for the time tserial memory clock reference (K) goes from the high state (H) until outputs (O) are invalid (X).
2. Output specifications are measured from the 50% level of the rising edge of CLKIN to the 50% level of the signal. Timings
are measured at the pin.
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