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参数资料
| 型号： | MPC8569EVTAUNLB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | RISC PROCESSOR, PBGA783 |
| 封装： | 29 X 29 MM, 1 MM PITCH, PLASTIC, BGA-783 |
| 文件页数： | 79/126页 |
| 文件大小： | 2847K |
| 代理商： | MPC8569EVTAUNLB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页当前第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页
MPC8569E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 0
Ethernet Interface
Freescale Semiconductor
56
2.6.3.1.2
GMII Receive AC Timing Specifications
The following table provides the GMII receive AC timing specifications.
The following figure provides the GMII AC test load.
Figure 13. GMII AC Test Load
The following figure shows the GMII receive AC timing diagram.
Figure 14. GMII Receive AC Timing Diagram
2.6.3.2
MII AC Timing Specifications
This section describes the MII transmit and receive AC timing specifications.
Table 26. GMII Receive AC Timing Specifications
For recommended operating conditions, see Table 3
Parameter
Symbol
Min
Typ
Max
Unit
Note
RX_CLK clock period
tGRX
7.5
—
ns
1
RX_CLK duty cycle
tGRXH/tGRX
35
—
65
%
2
RXD[7:0], RX_DV, RX_ER setup time to RX_CLK
tGRDVKH
2.0
—
ns
—
RXD[7:0], RX_DV, RX_ER hold time to RX_CLK
tGRDXKH
0.2
—
ns
—
RX_CLK clock rise time (20%–80%)
tGRXR
——
1.0
ns
2
RX_CLK clock fall time (80%–20%)
tGRXF
——
1.0
ns
2
Note:
1. The frequency of RX_CLK should not exceed frequency of gigabit Ethernet reference clock by more than 300 ppm
2. System/board must be designed to ensure the input requirement to the device is achieved. Proper device operation is
guaranteed for inputs meeting this requirement by design, simulation, characterization, or functional testing
Output
Z0 = 50 Ω
LVDD/2
RL = 50 Ω
RX_CLK
RXD[7:0]
tGRDXKH
tGRX
tGRXH
tGRXR
tGRXF
tGRDVKH
RX_DV
RX_ER
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