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参数资料
| 型号： | MR256D08BMA45R |
| 厂商： | Everspin Technologies Inc |
| 文件页数： | 9/15页 |
| 文件大小： | 0K |
| 描述： | IC MRAM 256KB 45NS 48BGA |
| 标准包装： | 1,500 |
| 格式 - 存储器： | RAM |
| 存储器类型： | MRAM（磁阻 RAM） |
| 存储容量： | 256K (32K x 8) |
| 速度： | 45ns |
| 接口： | 并联 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 48-LFBGA |
| 供应商设备封装： | 48-FBGA（8x8） |
| 包装： | 带卷 (TR) |
Timing Specifications
Read Mode
Table 3.3 Read Cycle Timing 1
MR256D08B
Parameter
Read cycle time
Address access time
Enable access time 2
Output enable access time
Output hold from address change
Symbol
t AVAV
t AVQV
t ELQV
t GLQV
t AXQX
Min
45
-
-
-
3
Max
-
45
45
20
-
Unit
ns
ns
ns
ns
ns
Enable low to output active
3
t ELQX
3
-
ns
Output enable low to output active 3
t GLQX
0
-
ns
Enable high to output Hi-Z
3
t EHQZ
0
15
ns
Output enable high to output Hi-Z 3
t GHQZ
0
15
ns
1
W is high for read cycle. Power supplies must be properly grounded and decoupled, and bus contention conditions must be
minimized or eliminated during read or write cycles.
Addresses valid before or at the same time E goes low.
2
3
This parameter is sampled and not 100% tested. Transition is measured ±200 mV from the steady-state voltage.
Figure 3.3A Read Cycle 1
t AVAV
A (ADDRESS)
t AXQX
Q (DATA OUT)
Previous Data Valid
Data Valid
t AVQV
NOTE: Device is continuously selected (E ≤ V IL , G ≤ V IL )
Figure 3.3B Read Cycle 2
t AVAV
A (ADDRESS)
E (CHIP ENABLE)
G (OUTPUT ENABLE)
t AVQV
t ELQX
t ELQV
t EHQZ
Q (DATA OUT)
t GLQX
t GLQV
Data Valid
t GHQZ
Everspin Technologies ? 2011
9
MR256D08B Rev. 3, 12/2011
相关PDF资料 |
PDF描述 |
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参数描述 |
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