- 您现在的位置：买卖IC网 > PDF目录45324 > MT80C51-12R (TEMIC SEMICONDUCTORS) 8-BIT, MROM, 12 MHz, MICROCONTROLLER, PQFP44 PDF资料下载
参数资料
| 型号： | MT80C51-12R |
| 厂商： | TEMIC SEMICONDUCTORS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, PQFP44 |
| 文件页数： | 103/170页 |
| 文件大小： | 4133K |
| 代理商： | MT80C51-12R |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页当前第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页
38
ATtiny4/5/9/10 [DATASHEET]
8127F–AVR–02/2013
low level interrupt is selected, the low level must be held until the completion of the currently executing instruction
to generate an interrupt.
9.3.2
EIMSK – External Interrupt Mask Register
Bits 7:1 – Res: Reserved Bits
These bits are reserved and will always read zero.
Bit 0 – INT0: External Interrupt Request 0 Enable
When the INT0 bit is set (one) and the I-bit in the Status Register (SREG) is set (one), the external pin interrupt is
enabled. The Interrupt Sense Control bits (ISC01 and ISC00) in the External Interrupt Control Register A (EICRA)
define whether the external interrupt is activated on rising and/or falling edge of the INT0 pin or level sensed. Activ-
ity on the pin will cause an interrupt request even if INT0 is configured as an output. The corresponding interrupt of
External Interrupt Request 0 is executed from the INT0 Interrupt Vector.
9.3.3
EIFR – External Interrupt Flag Register
Bits 7:1 – Res: Reserved Bits
These bits are reserved and will always read zero.
Bit 0 – INTF0: External Interrupt Flag 0
When an edge or logic change on the INT0 pin triggers an interrupt request, INTF0 becomes set (one). If the I-bit in
SREG and the INT0 bit in EIMSK are set (one), the MCU will jump to the corresponding Interrupt Vector.
The flag is cleared when the interrupt routine is executed. Alternatively, the flag can be cleared by writing a logical
one to it.
This flag is constantly zero when INT0 is configured as a level interrupt.
Table 9-2.
Interrupt 0 Sense Control
ISC01
ISC00
Description
0
The low level of INT0 generates an interrupt request.
0
1
Any logical change on INT0 generates an interrupt request.
1
0
The falling edge of INT0 generates an interrupt request.
1
The rising edge of INT0 generates an interrupt request.
Bit
7
65
43
2
1
0
–
–INTO
EIMSK
Read/Write
RRR
RR
R/W
Initial Value
0
Bit
7
65
43
2
1
0
–
–INTF0
EIFR
Read/Write
RRR
RR
R/W
Initial Value
0
相关PDF资料 |
PDF描述 |
|---|---|
| MF280C51C-25D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, PQFP44 |
| MV80C51-30D | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, PQFP44 |
| MF180C31-36R | 8-BIT, 36 MHz, MICROCONTROLLER, PQFP44 |
| MF280C51-20D | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP44 |
| MF180C51-25D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, PQFP44 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MT80C51BH | 制造商:ROCHESTER 制造商全称:ROCHESTER 功能描述:CMOS SINGLE - CHIP 8-BIT MICROCOMPUTER 64K program Memory Space |
| MT80C51FB | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| MT80C51FB/B | 制造商:Intel 功能描述: |
| MT80GB | 制造商:Datak Corporation 功能描述: |
| MT80JSF1G72NDY-1G1F1A2 | 制造商:Micron Technology Inc 功能描述:8GB 1GX72 DDR3 SDRAM MODULE PBF DIMM 1.5V REGISTERED - Trays |
发布紧急采购，3分钟左右您将得到回复。