- 您现在的位置：买卖IC网 > PDF目录189449 > OR3T55 3C and 3T Field-Programmable Gate Arrays PDF资料下载
参数资料
| 型号： | OR3T55 |
| 英文描述： | 3C and 3T Field-Programmable Gate Arrays |
| 中文描述： | 3C和3吨现场可编程门阵列 |
| 文件页数： | 20/210页 |
| 文件大小： | 4669K |
| 代理商： | OR3T55 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页当前第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页
116
Lucent Technologies Inc.
Data Sheet
June 1999
ORCA Series 3C and 3T FPGAs
Timing Characteristics (continued)
Table 49. Microprocessor Interface (MP I) Timing Characteristics (continued)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
1. For user system flexibility, CS0 and CS1 may be set up to any one of the three rising clock edges, beginning with the rising clock edge when
MPI_STRB
is low. If both chip selects are valid and the setup time is met, the MPI will latch the chip select state, and CS0 and CS1 may go
inactive before the end of the read/write cycle.
2. 0.5 MPI_CLK.
3. Write data and W/R have to be valid starting from the clock cycle after both ADS and CS0 and CS1 are recognized.
4. Write data and W/R have to be held until the microprocessor receives a valid RDYRCV.
5. User Logic Delay has no predefined value. The user must generate a UEND signal to complete the cycle.
6. USTART_DEL is based on the falling clock edge.
7. There is no specific time associated with this delay. The user must assert UEND low to complete this cycle.
8. The user must assert interrupt request low until a service routine is executed.
9. This should be at least one MPI_CLK cycle.
10. User should set up read data so that RDS_SET and RDS_HLD can be met for the microprocessor timing.
Notes:
Read and write descriptions are referenced to the host microprocessor; e.g., a read is a read by the host (PowerPC, i960) from the FPGA.
PowerPC and i960 timings to/from the clock are relative to the clock at the FPGA microprocessor interface clock pin (MPI_CLK).
Parameter
Symbol
Speed
Unit
–4
–5
–6
–7
Min Max Min Max Min Max Min Max
User Logic Delay(5)
User Logic Delay
——
ns
User Start Delay (MPI_CLK falling to USTART)(6)
USTART_DEL
—
3.6
—
3.4
—
3.3
—
2.8
ns
User Start Clear Delay (MPI_CLK to USTART)
USTARTCLR_DEL
—
7.5
—
7.3
—
7.1
—
6.0
ns
User End Delay (USTART low to UEND low)(7)
UEND_DEL
—
ns
Synchronous User Timing:
User End Setup (UEND to MPI_CLK)
UEND_SET
0.00
—
0.00
—
0.00
—
0.00
—
ns
User End Hold (UEND to MPI_CLK)
UEND_HLD
1.0
—
0.95
—
0.88
—
0.75
—
ns
Data Setup for Read (D[7:0] to MPI_CLK)(9)
RDS_SET
——
ns
Data Hold for Read (D[7:0] from MPI_CLK)(9)
RDS_HLD
——
ns
Asynchronous User Timing:
User End to Read Data Delay (UEND to
D[7:0])(10)
RDA_DEL
——
ns
Data Hold from User Start (low)(9)
RDA_HLD
——
ns
Interrupt Request Pulse Width(8)
TUIRQ_PW
——
ns
相关PDF资料 |
PDF描述 |
|---|---|
| OR4E041BA352-DB | FPGA, 1296 CLBS, 380000 GATES, PBGA352 |
| OR4E041BM416-DB | FPGA, 1296 CLBS, 380000 GATES, PBGA416 |
| OR4E041BM680-DB | FPGA, 1296 CLBS, 380000 GATES, PBGA680 |
| OR4E042BA352-DB | FPGA, 1296 CLBS, 380000 GATES, PBGA352 |
| OR4E042BM416-DB | FPGA, 1296 CLBS, 380000 GATES, PBGA416 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| OR3T55-4BA256I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-4PS208I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-4PS240I | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| OR3T55-5BA256 | 制造商:AGERE 制造商全称:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA256I | 制造商:AGERE 制造商全称:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
发布紧急采购，3分钟左右您将得到回复。