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参数资料
| 型号： | OR4E041BA352-DB |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 1296 CLBS, 380000 GATES, PBGA352 |
| 封装： | PLASTIC, BGA-352 |
| 文件页数： | 131/151页 |
| 文件大小： | 2680K |
| 代理商： | OR4E041BA352-DB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页当前第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页
80
Lattice Semiconductor
Data Sheet
September, 2002
ORCA Series 4 FPGAs
TimingCharacteristics(continued)
PropagationDelay—Thetimebetweenthespecifiedreferencepoints.Thedelaysprovidedaretheworstcaseof
thetphhandtplldelaysfornoninvertingfunctions,tplhandtphlforinvertingfunctions,andtphzandtplzfor3-state
enable.
SetupTime—Theintervalimmediatelyprecedingthetransitionofaclockorlatchenablesignal,duringwhichthe
datamustbestabletoensureitisrecognizedastheintendedvalue.
HoldTime—Theintervalimmediatelyfollowingthetransitionofaclockorlatchenablesignal,duringwhichthe
datamustbeheldstabletoensureitisrecognizedastheintendedvalue.
3-StateEnable—Thetimefromwhena3-statecontrolsignalbecomesactiveandtheoutputpadreachesthe
high-impedancestate.
Table 39. PFU Timing Parameters
OR4Exx industrial: VDD15 = 1.425 V, VDD33 = 3.0 V, TJ = +85 C
Note:
AcompletelistingofPFUTimingParameterscanbedisplayedinORCAFoundry2001.Thisisasamplingofthekeytimingparameters.
Parameter
Symbol
Speed
Unit
–1
–2
–3
Min Max Min Max
Min
Max
Combinatorial Delays:
Four-input Variables to LUT out
Five-input Variables to LUT out
Six-input Variables to LUT out
F4_DEL
F5_DEL
F6_DEL
—
0.66
0.77
1.10
—
0.55
0.64
0.81
—
0.50
0.58
0.74
ns
Sequential Delays:
CLK Low Time
CLK High Time
Four-input Variables to Register CLK setup
Five-input Variables to Register CLK setup
Six-input Variables to Register CLK setup
Data In to Register CLK setup
Four-input Variables from Register CLK hold
Five-input Variables from Register CLK hold
Six-input Variables from Register CLK hold
Data In from Register CLK hold
Register CLK to Out
CLKL_MPW
CLKH_MPW
F4_SET
F5_SET
F6_SET
DIN_SET
F4_HLD
F5_HLD
F6_HLD
DIN-HLD
REG_DEL
0.36
0.40
0.28
0.38
0.71
0.00
0.10
0.00
0.25
1.03
—
0.35
0.38
0.23
0.28
0.63
0.00
0.16
0.10
0.24
0.92
—
0.32
0.35
0.21
0.25
0.57
0.00
0.15
0.09
0.22
0.84
—
ns
PFU CLK to Out (REG_DEL) Delay Adjustments
from Cycle Stealing:
One Delay Cell
Two Delay Cells
Three Delay Cells
CYCDEL1
CYCDEL2
CYCDEL3
0.89
1.64
2.43
—
0.70
1.29
1.98
—
0.64
1.18
1.80
—
ns
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