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参数资料
| 型号： | PowerNP NPe405H |
| 厂商： | IBM Microeletronics |
| 英文描述： | 32-Bit Embedded Processor(32位嵌入式处理器) |
| 中文描述： | 32位嵌入式处理器（32位嵌入式处理器） |
| 文件页数： | 61/64页 |
| 文件大小： | 1050K |
| 代理商： | POWERNP NPE405H |
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Advance Information
PowerNP
TM
NPe405H Embedded Processor Data Sheet
61
System Interface
SGPIO0
[TrcClk]SGPIO31
[TS1E]SGPIO1
[TS2E]SGPIO2
[TS1O]SGPIO3
[TS2O]SGPIO4
[TS3]SGPIO5
[TS4]SGPIO6
[TS5]SGPIO7
[TS6]SGPIO8
Halt
SysClk
SysErr
SysReset
TestEn
TmrClk
SDRAM Interface
BA1:0
BankSe3:0
CAS
ClkEn0:1
DQM3:0
DQMCB
ECC7:0
MemAddr12:0
MemClkOut0:1
MemData31:0
RAS
WE
12
12
12
12
12
12
12
12
12
12
n/a
n/a
12
12
n/a
n/a
8
8
8
8
8
8
8
8
8
8
n/a
n/a
n/a
n/a
n/a
n/a
n/a
n/a
n/a
async
n/a
n/a
n/a
dc
n/a
n/a
n/a
n/a
n/a
n/a
n/a
n/a
n/a
n/a
async
n/a
n/a
n/a
dc
n/a
8.7
5.8
5.7
5.3
5.3
5.3
5.3
5.4
5.3
n/a
n/a
5.3
n/a
n/a
async
1.2
1.2
1.2
1.0
1.0
1.0
1.0
1.0
1.0
n/a
n/a
1.7
n/a
n/a
async
n/a
n/a
8
8
n/a
n/a
n/a
n/a
n/a
n/a
n/a
n/a
1.8
n/a
n/a
1.8
n/a
n/a
n/a
n/a
n/a
n/a
n/a
n/a
0.3
n/a
n/a
0.3
n/a
n/a
5.5
4.6
5.3
3.9
4.7
4.7
4.5
5.5
0.4
4.4
5.7
5.4
1.5
1.0
1.4
1.0
1.0
1.0
1.0
1.4
-1.2
1.0
1.6
1.4
19
19
19
40
19
19
19
19
19
19
19
19
12
12
12
25
12
12
12
12
12
12
12
12
SysClk
SysClk
SysClk
SysClk
SysClk
SysClk
SysClk
SysClk
SysClk
SysClk
SysClk
SysClk
1, 2
2
1, 2
2
2
2
2
1, 2
2, 3
2
1, 2
1, 2
I/O Specifications—266MHz
(Part 4 of 5)
Notes:
1. Ethernet interface meets timing requirements as defined by IEEE 802.3 standard.
2.
The two-cycle SDRAM command interface is driven in cycle 1 and used in cycle 2. Output times in table are in cycle 1.
3.
SDRAM output timing is relative to the rising edge of the internal PLB clock, which is an integral multiple of and rising-
edge aligned with SysClk. Therefore, SDRAM output timings in the table are shown relative to SysClk. Timings shown
are for a lumped 50pF load, however the interface has been verified for PC100-compliant operation using transmission
line circuit analysis.
4. SDRAM MemClkOut0:1 rising edge at package pin precedes the internal PLB clock by approximately 0.5ns for a
typical clock network or a lumped 10pF load.
5. PerClk rising edge at package pin with a 10pF load trails the internal PLB clock by approximately 0.8ns.
6.
PCI timings are for asynchronous operation up to 66MHz. PCI output hold time requirement is 1ns for 66MHz and 2ns
for 33MHz.
Signal
Input (ns)
Output (ns)
Output Current (mA)
Clock
Notes
Setup Time
(minimum)
Hold Time
(minimum)
Valid Delay
(maximum)
50pF load
Hold Time
(minimum)
50pF load
I/O H
(maximum)
I/O L
(minimum)
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PDF描述 |
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参数描述 |
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| POWERPAC-S | 制造商:IAR Systems 功能描述:PowerPac |
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| POWERPATPLUS | 制造商:Fluke Electronics 功能描述:Fluke Powerpat Plus |
| POWERPLUG15W | 制造商:STMICROELECTRONICS 制造商全称:STMicroelectronics 功能描述:AC/DC POWER SUPPLY |
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