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参数资料
| 型号： | RD3152MMA7260Q |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 116/232页 |
| 文件大小： | 0K |
| 描述： | BOARD REF 3-AXIS ACCELEROMETER |
| 标准包装： | 1 |
| 系列： | ZSTAR |
| 传感器类型： | 加速计，3 轴 |
| 传感范围： | ±1.5g，2g，4g，6g |
| 接口： | 模拟 |
| 灵敏度： | 800、600、300 或 200 mV/g |
| 电源电压： | 2.2 V ~ 3.6 V |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 2 个板，电池，CD |
| 已用 IC / 零件： | MMA7260，MC68HC908JW32 |
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Low-Voltage Inhibit (LVI)
MC68HC908JW32 Data Sheet, Rev. 6
202
Freescale Semiconductor
Figure 17-2. LVI Module Block Diagram
17.3.1 Low VDD Detector
The low VDD detector circuit monitors the VDD voltage and forces a LVI reset when the VDD voltage falls
below the trip voltage, VTRIPF1. The VDD LVI circuit can be disabled by the setting the LVIPWRD bit in
CONFIG1 register.
17.3.2 Polled LVI Operation
In applications that can operate at VDD levels below the VTRIPF1 level, software can monitor VDD by polling
the LVIOUT bit. In the CONFIG1 register, the LVIPWRD bit must be at logic 0 to enable the LVI module,
and the LVIRSTD bit must be at logic 1 to disable LVI resets.
17.3.3 Forced Reset Operation
In applications that require VDD to remain above the VTRIPF1 level, enabling LVI resets allows the LVI
module to reset the MCU when VDD falls below the VTRIPF1 level. In the CONFIG1 register, the LVIPWRD
and LVIRSTD bits must be at logic 0 to enable the LVI module and to enable LVI resets.
17.3.4 Voltage Hysteresis Protection
Once the LVI has triggered (by having VDD fall below VTRIPF1), the LVI will maintain a reset condition until
VDD rises above the rising trip point voltage, VTRIPR1. This prevents a condition in which the MCU is
continually entering and exiting reset if VDD is approximately equal to VTRIPF1. VTRIPR1 is greater than
VTRIPF1 by the hysteresis voltage, VHYS.
LOW VDD
DETECTOR
LVIPWRD
STOP INSTRUCTION
LVI RESET
VDD > VTRIPR1 = 0
VDD ≤ VTRIPF1 = 1
FROM CONFIG1
VDD
FROM CONFIG1
TO LVISR
LVIOUT
LVISTOP
LVIRSTD
相关PDF资料 |
PDF描述 |
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参数描述 |
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