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参数资料
| 型号： | RD3152MMA7260Q |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 129/232页 |
| 文件大小： | 0K |
| 描述： | BOARD REF 3-AXIS ACCELEROMETER |
| 标准包装： | 1 |
| 系列： | ZSTAR |
| 传感器类型： | 加速计，3 轴 |
| 传感范围： | ±1.5g，2g，4g，6g |
| 接口： | 模拟 |
| 灵敏度： | 800、600、300 或 200 mV/g |
| 电源电压： | 2.2 V ~ 3.6 V |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 2 个板，电池，CD |
| 已用 IC / 零件： | MMA7260，MC68HC908JW32 |
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Electrical Specifications
MC68HC908JW32 Data Sheet, Rev. 6
214
Freescale Semiconductor
19.6 Control Timing
19.7 Internal RC Clock Timing
Pullup resistors(8)
PTA0–PTA7 congured as KBI0–KBI7
RST, IRQ, PTD2, PTD3, PTD7
PTE2–PTE3 with USB disabled
PTE2/D+ with USB enabled (to REG33V)(9)
PTE3/D– with USB enabled (to REG33V)(10)
PTB0–PTB7 with internal pullup enabled
RPU1
RPU2
RPU3
RPU4(Idle)
RPU4(Tran)
RPU5
21
4
900
1425
21
30
5
—
30
39
6
1575
3090
39
k
k
k
k
Low-voltage inhibit for external VDD, trip falling voltage
(kick-in)
VTRIPF1
3.0
3.3
3.5
V
Low-voltage inhibit for external VDD, trip rising voltage
(recovery)
VTRIPR1
3.07
3.4
3.6
V
1. VDD = 3.9 to 5.5 Vdc, VSS = 0 Vdc, TA = TL to TH, unless otherwise noted.
2. Typical values reflect average measurements at midpoint of voltage range, 25
°C only.
3. When VDD drops below 3.9V, the VREF33 regulator output will not be guaranteed within 3.3V +/- 10%.
4. Run (operating) IDD measured using external square wave clock source. All inputs 0.2 V from rail. No dc loads. Less than
100 pF on all outputs. CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects run IDD.
5. Wait IDD measured using external square wave clock source. All inputs 0.2 V from rail. No dc loads. Less than 100 pF on
all outputs. CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects wait IDD.
6. If minimum VDD is not reached before the internal POR reset is released, RST must be driven low externally until minimum
VDD is reached.
7. The internal 2.5V regulator has embedded a LVI_POR circuitry when the regulator voltage drops below VLVI_POR_assert
voltage it triggers the CPU reset. The reset is released when the regulator voltage returns above VLVI_POR_release voltage.
8. RPU1 and RPU2 are measured at VDD = 5.0V
9. The resistor value is measured at VDD = 3.9 to 5.5 Vdc, VSS = 0 Vdc.
10. The resistor value is measured at VDD = 3.9 to 5.5 Vdc, VSS = 0 Vdc.
Table 19-5. Control Timing
Characteristic(1)
1. VSS = 0 Vdc; timing shown with respect to 20% VDD and 70% VDD, unless otherwise noted.
Symbol
Min
Max
Unit
Internal operating frequency(2)
2. Some modules may require a minimum frequency greater than dc for proper operation; see appropriate table for this
information.
fOP
—
8
MHz
RST input pulse width low(3)
3. Minimum pulse width reset is guaranteed to be recognized. It is possible for a smaller pulse width to cause a reset.
tRL
100
—
ns
Table 19-6. Internal RC Clock Timing
Characteristic(1)
1. VSS = 0 Vdc; timing shown with respect to 20% VDD and 70% VDD, unless otherwise noted.
Symbol
Min
TYP
Max
Unit
Internal RC Clock frequency
fOP
74
88
105
kHz
Table 19-4. DC Electrical Characteristics (Continued)
Characteristic(1)
Symbol
Min
Typ(2)
Max
Unit
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