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参数资料
| 型号： | RD3152MMA7260Q |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 22/232页 |
| 文件大小： | 0K |
| 描述： | BOARD REF 3-AXIS ACCELEROMETER |
| 标准包装： | 1 |
| 系列： | ZSTAR |
| 传感器类型： | 加速计，3 轴 |
| 传感范围： | ±1.5g，2g，4g，6g |
| 接口： | 模拟 |
| 灵敏度： | 800、600、300 或 200 mV/g |
| 电源电压： | 2.2 V ~ 3.6 V |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 2 个板，电池，CD |
| 已用 IC / 零件： | MMA7260，MC68HC908JW32 |
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Timer Interface Module (TIM)
MC68HC908JW32 Data Sheet, Rev. 6
118
Freescale Semiconductor
CHxF — Channel x Flag Bit
When channel x is an input capture channel, this read/write bit is set when an active edge occurs on
the channel x pin. When channel x is an output compare channel, CHxF is set when the value in the
TIM counter registers matches the value in the TIM channel x registers.
When TIM CPU interrupt requests are enabled (CHxIE = 1), clear CHxF by reading TIM channel x
status and control register with CHxF set and then writing a logic 0 to CHxF. If another interrupt request
occurs before the clearing sequence is complete, then writing logic 0 to CHxF has no effect. Therefore,
an interrupt request cannot be lost due to inadvertent clearing of CHxF.
Reset clears the CHxF bit. Writing a logic 1 to CHxF has no effect.
1 = Input capture or output compare on channel x
0 = No input capture or output compare on channel x
CHxIE — Channel x Interrupt Enable Bit
This read/write bit enables TIM CPU interrupt service requests on channel x.
Reset clears the CHxIE bit.
1 = Channel x CPU interrupt requests enabled
0 = Channel x CPU interrupt requests disabled
MSxB — Mode Select Bit B
This read/write bit selects buffered output compare/PWM operation. MSxB exists only in the TIM1
channel 0 and TIM2 channel 0 status and control registers.
Setting MS0B disables the channel 1 status and control register and reverts TCH1 to general-purpose
I/O.
Reset clears the MSxB bit.
1 = Buffered output compare/PWM operation enabled
0 = Buffered output compare/PWM operation disabled
MSxA — Mode Select Bit A
When ELSxB:ELSxA
≠ 0:0, this read/write bit selects either input capture operation or unbuffered
output compare/PWM operation.
See Table 8-3.
1 = Unbuffered output compare/PWM operation
0 = Input capture operation
Address: $0010
Bit 7
654321
Bit 0
Read:
CH0F
CH0IE
MS0B
MS0A
ELS0B
ELS0A
TOV0
CH0MAX
Write:
0
Reset:
00000000
Figure 8-9. TIM Channel 0 Status and Control Register (TSC0)
Address: $0013
Bit 7
654321
Bit 0
Read:
CH1F
CH1IE
0
MS1A
ELS1B
ELS1A
TOV1
CH1MAX
Write:
0
Reset:
00000000
= Unimplemented
Figure 8-10. TIM Channel 1 Status and Control Register (TSC1)
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PDF描述 |
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