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参数资料
| 型号： | SC103335VR400B |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA272 |
| 封装： | 27 X 27 MM, 1.27 MM PITCH, ROHS COMPLIANT, PLASTIC, BGA-272 |
| 文件页数： | 10/72页 |
| 文件大小： | 978K |
| 代理商： | SC103335VR400B |
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MPC5200B Data Sheet, Rev. 4
18
Freescale Semiconductor
Figure 5. Timing Diagram—Standard SDRAM Memory Read Timing
1.3.6.2
Memory Interface Timing-Standard SDRAM Write Command
In Standard SDRAM, all signals are activated on the MEM_CLK from the Memory Controller and captured on the MEM_CLK
clock at the memory device.
Table 19. Standard SDRAM Write Timing
Sym
Description
Min
Max
Units
SpecID
tmem_clk
MEM_CLK period
7.5
—
ns
A5.8
tvalid
Control Signals, Address and MBA Valid
after rising edge of MEM_CLK
—tmem_clk × 0.5 + 0.4
ns
A5.9
thold
Control Signals, Address and MBA Hold after
rising edge of MEM_CLK
tmem_clk × 0.5
—
ns
A5.10
DMvalid
DQM valid after rising edge of MEM_CLK
—
tmem_clk × 0.25 + 0.4
ns
A5.11
DMhold
DQM hold after rising edge of Mem_clk
tmem_clk ×0.25– 0.7
—
ns
A5.12
datavalid
MDQ valid after rising edge of MEM_CLK
—
tmem_clk × 0.75 + 0.4
ns
A5.13
datahold
MDQ hold after rising edge of MEM_CLK
tmem_clk ×0.75– 0.7
—
ns
A5.14
MEM_CLK
Control Signals
MDQ (Data)
MA (Address)
NOTE: Control Signals are composed of RAS, CAS, MEM_WE, MEM_CS, MEM_CS1 and CLK_EN
Active
NOP
READ
NOP
thold
Row
Column
MBA (Bank Selects)
tvalid
thold
tvalid
thold
tvalid
DQM (Data Mask)
DMvalid
DMhold
NOP
datahold
datasetup
相关PDF资料 |
PDF描述 |
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参数描述 |
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