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参数资料
| 型号： | SC1201UCL-266F |
| 厂商： | ADVANCED MICRO DEVICES INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 266 MHz, MICROPROCESSOR, PBGA432 |
| 封装： | 40 X 40 MM, 1.72 MM HEIGHT, 1.27 MM PITCH, LEAD FREE, MO-151, EBGA-432 |
| 文件页数： | 437/465页 |
| 文件大小： | 4068K |
| 代理商： | SC1201UCL-266F |
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AMD Geode SC1200/SC1201 Processor Data Book
73
Signal Definitions
Revision 7.1
IRDY#
C8
F2
I/O
Initiator Ready. IRDY# is asserted to indi-
cate that the bus master is able to complete
the current data phase of the transaction.
IRDY# is used in conjunction with TRDY#. A
data phase is completed on any PCI clock in
which both IRDY# and TRDY# are sampled
as asserted. During a write, IRDY# indicates
that valid data is present on AD[31:0]. During
a read, it indicates that the master is pre-
pared to accept data. Wait cycles are
inserted until both IRDY# and TRDY# are
asserted together.
This signal is internally connected to a pull-
up resistor.
D14
TRDY#
B8
F1
I/O
Target Ready. TRDY# is asserted to indicate
that the target agent is able to complete the
current data phase of the transaction. TRDY#
is used in conjunction with IRDY#. A data
phase is complete on any PCI clock in which
both TRDY# and IRDY# are sampled as
asserted. During a read, TRDY# indicates
that valid data is present on AD[31:0]. During
a write, it indicates that the target is prepared
to accept data. Wait cycles are inserted until
both IRDY# and TRDY# are asserted
together.
This signal is internally connected to a pull-
up resistor.
D13
STOP#
D9
G1
I/O
Target Stop. STOP# is asserted to indicate
that the current target is requesting that the
master stop the current transaction. This sig-
nal is used with DEVSEL# to indicate retry,
disconnect, or target abort. If STOP# is sam-
pled active by the master, FRAME# is de-
asserted and the cycle is stopped within
three PCI clock cycles. As an input, STOP#
can be asserted in the following cases:
1)
If a PCI master tries to access memory
that has been locked by another master.
This condition is detected if FRAME#
and LOCK# are asserted during an
address phase.
2)
If the PCI write buffers are full or if a pre-
viously buffered cycle has not com-
pleted.
3)
On read cycles that cross cache line
boundaries. This is conditional based
upon the programming of GX1 module’s
PCI
Configuration
Register,
Index
41h[1].
This signal is internally connected to a pull-
up resistor.
D15
3.4.7
PCI Bus Interface Signals (Continued)
Signal Name
BalL No.
Type
Description
Mux
EBGA
TEPBGA
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PDF描述 |
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| SC1201UFH-266F | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| SC1201UFH-266FR | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| SC1202 | 制造商:SEMTECH 制造商全称:Semtech Corporation 功能描述:600mA Low Dropout Positive Voltage Regulator |
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