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参数资料
| 型号： | SI5100-H-GL |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 22/40页 |
| 文件大小： | 0K |
| 描述： | IC TXRX SONET/SDH LP HS 195PBGA |
| 标准包装： | 119 |
| 系列： | SiPHY™ |
| 类型： | 收发器 |
| 驱动器/接收器数： | 1/1 |
| 规程： | SONET/SDH |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 195-LBGA |
| 供应商设备封装： | 195-BGA（15x15） |
| 包装： | 托盘 |
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Si5100
Rev. 1.5
29
B2
B3
RXCLK2+
RXCLK2–
OLVDS
Differential Receiver Clock Output 2.
An auxiliary output clock is provided on this pin
that is equivalent to, or a submultiple of, the out-
put word rate. The divide factor used in generat-
ing RXCLK2 is set via RXCLK2DIV.
C12
RXCLK2DIV
I
LVTTL
RXCLK2 Clock Divider Select.
This input selects the divide factor used to gen-
erate the RXCLK2 output. When this input is
driven high, RXCLK2 is equal to the output word
rate on RXDOUT. When driven low, RXCLK2 is
1/4th the output word rate.
Note: This input has an internal pullup.
F4
RXCLK1DSBL
I
LVTTL
RXCLK1 Disable.
Setting this input low disables the RXCLK1 output.
This is used to save power in applications that do not
require the primary output clock.
Note: This input has an internal pullup.
C8
RXCLK2DSBL
I
LVTTL
RXCLK2 Disable.
Setting this input low disables the RXCLK2 out-
put. This saves power in applications that do not
require an auxiliary clock.
Note: This input has an internal pullup.
D1
E1
RXDIN+
RXDIN–
I
High-Speed
Differential
Differential Receive Data Input.
The receive clock and data signals RXCLK1,
RXCLK2, and RXDOUT[15:0] are recovered
from the high-speed data signal present on
these pins.
Pin Number(s)
Name
I/O
Signal Level
Description
相关PDF资料 |
PDF描述 |
|---|---|
| IDT72V3650L7-5BB | IC FIFO SS 2048X36 7-5NS 144BGA |
| MS27513E22F21PB | CONN RCPT 21POS BOX MNT W/PINS |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| SI-51010-F | 制造商:Bel Fuse 功能描述:- Trays |
| SI-51011-F | 制造商:BEL 制造商全称:Bel Fuse Inc. 功能描述:SI-51011-F |
| SI-51012-F | 制造商:BEL 制造商全称:Bel Fuse Inc. 功能描述:SI-51012-F |
| SI-51013-F | 制造商:Bel Fuse 功能描述:- Bulk |
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