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参数资料
| 型号： | SL28PCIE50ALIT |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 16/16页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK PCIE GEN2 48QFN |
| 标准包装： | 2,500 |
| 系列： | EProClock® |
| 类型： | * |
| PLL： | 带旁路 |
| 输入： | 时钟，晶体 |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:10 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 100MHz |
| 除法器/乘法器： | 无/是 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | * |
| 封装/外壳： | * |
| 供应商设备封装： | * |
| 包装： | * |
SL28PCIe50
DOC#: SP-AP-0758 (Rev. AA)
Page 9 of 16
Table 5. Output Enable Table For Singled-Ended Clock
CKPWRGD / PD#
OE Pin
OE Bit
Singled Ended Clocks
1X
1
Enabled
11
X
Enabled
1
0
Disabled
0
X
Disabled
Table 6. Frequency and Spread Table for CONF_SE1 (and CONF_SE2 if Byte6<0> = 1)
Byte 7, bit 7 Byte 7, bit 6 Byte 7, bit 5 Byte 7, bit 4
CONF_SE1 Clock
(Pin 44)
CONF_SE1
Spread
Note
0
27MHz
no spread
Default
0
1
12MHz
no spread
0
1
0
25MHz
no spread
25MHz REF output is used for
CONF_SE1. PLL2 is disabled.
This selection is not applicable
to CONF_SE2 output.
0
1
33MHz
no spread
0
1
0
24MHz
no spread
0
1
0
1
48MHz
no spread
0
1
0
30MHz
no spread
0
1
24.576MHz
no spread
1
0
27MHz
-0.50%
1
0
1
27MHz
-0.75%
1
0
1
0
27MHz
-1.0%
1
0
1
27MHz
-1.5%
1
0
27MHz
+/-0.5%
1
0
1
27MHz
+/-0.25%
1
0
33MHz
-0.5%
1
33MHz
+/-0.25%
Table 7. Frequency and Spread Table for CONF_SE2 when Byte6<0> = 0
Byte 6, bit 1
CONF_SE2 Clock
(Pin 7)
CONF_SE2 Spread
Note
0
24.576MHz
no spread
Default
1
12MHz
no spread
Absolute Maximum Conditions
Parameter
Description
Condition
Min.
Max.
Unit
VDD_3.3V
Main Supply Voltage
Functional
–
4.6
V
VDD_IO
IO Supply Voltage
Functional
3.465
V
VIN
Input Voltage
Relative to VSS
–0.5
4.6
VDC
TS
Temperature, Storage
Non-functional
–65
150
°C
TAI(INDUSTRIAL)
Temperature, Operating
Ambient
Functional
–40
85
°C
TA(COMMERCIAL) Temperature, Operating
Ambient
Functional
0
85
°C
TJ
Temperature, Junction
Functional
–
150
°C
JC
Dissipation, Junction to Case
JEDEC (JESD 51)
–
20
°C/
W
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