参数资料
型号: SL28PCIE50ALIT
厂商: Silicon Laboratories Inc
文件页数: 3/16页
文件大小: 0K
描述: IC CLOCK PCIE GEN2 48QFN
标准包装: 2,500
系列: EProClock®
类型: *
PLL: 带旁路
输入: 时钟,晶体
输出: 时钟
电路数: 1
比率 - 输入:输出: 1:10
差分 - 输入:输出: 无/是
频率 - 最大: 100MHz
除法器/乘法器: 无/是
电源电压: 3.135 V ~ 3.465 V
工作温度: -40°C ~ 85°C
安装类型: *
封装/外壳: *
供应商设备封装: *
包装: *
SL28PCIe50
DOC#: SP-AP-0758 (Rev. AA)
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Test and Measurement Set-up
AC Electrical Specifications
Parameter
Description
Condition
Min.
Max.
Unit
Crystal
LACC
Long-term Accuracy
Measured at VDD/2 differential
250
ppm
Clock Input
TDC
CLKIN Duty Cycle
Measured at VDD/2
47
53
%
TR/TF
CLKIN Rise and Fall Times
Measured between 0.2VDD and 0.8VDD
0.5
4.0
V/ns
TCCJ
CLKIN Cycle to Cycle Jitter
Measured at VDD/2
250
ps
TLTJ
CLKIN Long Term Jitter
Measured at VDD/2
350
ps
VIL
Input Low Voltage
XIN / CLKIN pin
0.8
V
VIH
Input High Voltage
XIN / CLKIN pin
2
VDD+0.3
V
IIL
Input LowCurrent
XIN / CLKIN pin, 0 < VIN <0.8
20
uA
IIH
Input HighCurrent
XIN / CLKIN pin, VIN = VDD
35
uA
SRC at 0.7V
TDC
Duty Cycle
Measured at 0V differential
45
55
%
TCCJ
Cycle to Cycle Jitter
Measured at 0V differential
125
ps
RMSGEN1
Output PCIe* Gen1 REFCLK phase
jitter
BER = 1E-12 (including PLL BW 8 - 16
MHz, ζ = 0.54, Td=10 ns,
Ftrk=1.5 MHz)
0108
ps
RMSGEN2
Output PCIe* Gen2 REFCLK phase
jitter
Includes PLL BW 8 - 16 MHz, Jitter
Peaking = 3dB, ζ = 0.54, Td=10 ns),
Low Band, F < 1.5MHz
03.0
ps
RMSGEN2
Output PCIe* Gen2 REFCLK phase
jitter
Includes PLL BW 8 - 16 MHz, Jitter
Peaking = 3dB, ζ = 0.54, Td=10 ns),
Low Band, F < 1.5MHz
03.1
ps
LACC
Long Term Accuracy
Measured at 0V differential
100
ppm
TR / TF
Rising/Falling Slew Rate
Measured differentially from ±150 mV
2.5
8
V/ns
CONFI_SE1 & CONF_SE2 at 3.3V
TDC
Duty Cycle
Measurement at 1.5V
45
55
%
TR / TF (48M) Rising and Falling Edge Rate
Measured between 0.8V and 2.0V
1.0
4.0
V/ns
TCCJ
Cycle to Cycle Jitter
Measurement at 1.5V
300
ps
LACC
Long Term Accuracy
Measurement at 1.5V
100
ppm
25M at 3.3V
TDC
Duty Cycle
Measurement at 1.5V
45
55
%
TR / TF
Rising and Falling Edge Rate
Measured between 0.8V and 2.0V
1.0
4.0
V/ns
TCCJ
Cycle to Cycle Jitter
Measurement at 1.5V
300
ps
LACC
Long Term Accuracy
Measured at 1.5V
100
ppm
ENABLE/DISABLE and SET-UP
TSTABLE
Clock Stabilization from Power-up
1.8
ms
TSTABLE
Clock Stabilization from CLKREQ and
Output Enable
–1.0
ms
TSS
Stopclock Set-up Time
10.0
ns
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