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参数资料
| 型号： | SME5434PCI-480 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 64-BIT, 480 MHz, RISC PROCESSOR, XMA |
| 封装： | 130 X 100 MM, 45 MM HEIGHT MODULE |
| 文件页数： | 17/34页 |
| 文件大小： | 418K |
| 代理商： | SME5434PCI-480 |
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24
SME5431PCI-360
SME5434PCI-440
SME5434PCI-480
Preliminary
360/440/480MHz CPU; 0.25 to 2 MB L2 cache, UPA64S, 66MHz PCI
UltraSPARC-IIi CPU Module
March 1999
Sun Microsystems, Inc
TESTABILITY INTERFACE (JTAG)
These UltraSPARC-IIi CPU modules implement the IEEE 1149.1 standard to aid board level testing. Boundary
Scan Description Language (BSDL) is available for the device.
JTAG Timing
Figure 6. Voltage Waveforms - Setup and Hold Times
Figure 7. Voltage Waveforms - Propagation Delay Times
AC Characteristics - JTAG Timing (estimated values)
Symbol
Parameter
Signals
Conditions
Min
Typ
Max
Units
tW (TRST)
Test reset pulse width
TRST [1]
1. TRST is an asynchronous reset.
5––ns
tSU (TDI)
Input setup time to TCK
TDI
–3–ns
tSU (TMS)
Input setup time to TCK
TMS
–4–ns
tH(TDI)
Input hold time to TCK
TDI
–
1.5
–
ns
tH(TMS)
Input hold time to TCK
TMS
–
1.5
–
ns
tPD(TDO)
Output delay from TCK [2]
2. TDO is referenced from falling edge of TCK.
TDO
IOL = 8 mA
IOH = -4 mA
CL = 35 pF
VLOAD = 1.5 V
–6–ns
tOH(TDO)
Output hold time from TCK [2]
TDO
3––ns
TDI, TMS
tH
1.5V
VIH
VIL
Clock
tSU
2.0V
VIH
VIL
1.5V
Clock
tPD
TDO
2.0V
VIH
VIL
VOH
VOL
tOH
0.8V
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