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参数资料
型号： SPC560B50L3-ENG
厂商： STMICROELECTRONICS
元件分类： 微控制器/微处理器
英文描述： 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100
封装： 14 X 14 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, LQFP-100
文件页数： 87/113页
文件大小： 983K
代理商： SPC560B50L3-ENG
SPC560Bx, SPC560Cx
Electrical characteristics
Doc ID 14619 Rev 7
75/113
4.15
FMPLL electrical characteristics
The device provides a frequency-modulated phase-locked loop (FMPLL) module to
generate a fast system clock from the main oscillator driver.
Table 36.
Slow external crystal oscillator (32 kHz) electrical characteristics
Symbol
C
Parameter
Conditions(1)
1.
VDD = 3.3 V ± 10% / 5.0 V ± 10%, TA = 40 to 125 °C, unless otherwise specified
Value
Unit
Min
Typ
Max
fSXOSC
SR
—
Slow external crystal oscillator
frequency
—
32
32.768
40
kHz
VSXOSC
CC
T Oscillation amplitude
—
2.1
—
V
ISXOSCBIAS
CC
T Oscillation bias current
—
2.5
—
A
ISXOSC
CC
T
Slow external crystal oscillator
consumption
——
—
8
A
TSXOSCSU
CC
T
Slow external crystal oscillator
start-up time
——
—
2(2)
2.
Start-up time has been measured with EPSON TOYOCOM MC306 crystal. Variation may be seen with other crystal
s
Table 37.
FMPLL electrical characteristics
Symbol
C
Parameter
Conditions(1)
Value
Unit
Min
Typ
Max
fPLLIN
SR — FMPLL reference clock(2)
—4
—
64
MHz
PLLIN
SR —
FMPLL reference clock duty
cycle(2)
—40
—
60
%
fPLLOUT CC D
FMPLL output clock
frequency
—16
—
64
MHz
fVCO
(3)
CC
P
VCO frequency without
frequency modulation
—256
—
512
MHz
P
VCO frequency with
frequency modulation
—245
—
533
fCPU
SR — System clock frequency
—
64
MHz
fFREE
CC P Free-running frequency
—
20
—
150
MHz
tLOCK
CC P FMPLL lock time
Stable oscillator (fPLLIN = 16 MHz)
40
100
s
t
LTJIT
CC — FMPLL long term jitter
fPLLIN = 16 MHz (resonator),
fPLLCLK @ 64 MHz, 4000 cycles
—
10
ns
IPLL
CC C FMPLL consumption
TA = 25 °C
—
4
mA
1.
VDD = 3.3 V ± 10% / 5.0 V ± 10%, TA = 40 to 125 °C, unless otherwise specified.
2.
PLLIN clock retrieved directly from FXOSC clock. Input characteristics are granted when oscillator is used in functional
mode. When bypass mode is used, oscillator input clock should verify fPLLIN and PLLIN.
3.
Frequency modulation is considered ± 4%
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