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参数资料
| 型号： | SSTUB32872AHMLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 3/18页 |
| 文件大小： | 0K |
| 描述： | IC REGIST BUFF 28BIT DDR2 96-BGA |
| 标准包装： | 270 |
| 逻辑类型： | DDR2 的寄存缓冲器 |
| 电源电压： | 1.7 V ~ 1.9 V |
| 位数： | 28 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 96-LFBGA |
| 供应商设备封装： | 96-CABGA（13.5x5.5） |
| 包装： | 托盘 |
11
1222F—3/13/07
ICSSSTUB32872A
Advance Information
Output Buffer Characteristics
Output edge rates over recommended operating free-air temperature range (See figure 7)
MIN
MAX
dV/dt_r
1
4
V/ns
dV/dt_f
1
4
V/ns
dV/dt_
Δ1
1V/ns
1. Difference between dV/dt_r (rising edge rate) and dV/dt_f (falling edge rate)
PARAMETER
VDD = 1.8V ± 0.1V
UNIT
Electrical Characteristics - DC
TA = 0 - 70°C; VDD = 2.5 +/-0.2V, VDDQ=2.5 +/-0.2V; (unless otherwise stated)
SYMBOL
PARAMETERS
VDDQ
MIN
TYP
MAX
UNITS
VOH
IOH = -8mA
1.7V
1.2
VOL
IOL = 8mA
1.7V
0.5
II
All Inputs
VI = VDD or GND
1.9V
±5
A
Standby (Static)
RESET = GND
200
A
Operating (Static)
VI = VIH(AC) or VIL(AC),
RESET = VDD
150
mA
Dynamic operating
(clock only)
RESET = VDD,
VI = VIH(AC) or VIL(AC),
CLK and CLK switching
50% duty cycle.
TBD
A/clock
MHz
Dynamic Operating
(per each data
input)
RESET = VDD,
VI = VIH(AC) or VIL (AC),
CLK and CLK switching
50% duty cycle. One data
input switching at half
clock frequency, 50%
duty cycle
TBD
A/ clock
MHz/data
Data Inputs
2.5
5
CLK and CLK
2
3.8
RESET
4.5
pF
Notes:
1 - Guaranteed by design, not 100% tested in production.
Ci
VI = VDDQ or GND
IDD
IDDD
IO = 0
CONDITIONS
VI = VREF ±350mV
VICR = 1.25V, VI(PP) = 360mV
pF
V
1.8V
1.9V
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参数描述 |
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