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参数资料
| 型号： | SSTUB32872AHMLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 4/18页 |
| 文件大小： | 0K |
| 描述： | IC REGIST BUFF 28BIT DDR2 96-BGA |
| 标准包装： | 270 |
| 逻辑类型： | DDR2 的寄存缓冲器 |
| 电源电压： | 1.7 V ~ 1.9 V |
| 位数： | 28 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 96-LFBGA |
| 供应商设备封装： | 96-CABGA（13.5x5.5） |
| 包装： | 托盘 |
12
1222F—3/13/07
ICSSSTUB32872A
Advance Information
Timing Requirements
(over recommended operating free-air temperature range, unless otherwise noted)
MIN
MAX
fclock
Clock frequency
410
MHz
tW
Pulse duration
1
ns
tACT
Differential inputs active time
10
ns
tINACT
Differential inputs inactive time
15
ns
tS
Data before CK
↑, CK↓
0.6
DCS0, DSC1 before CK↑,
CK↓, CSR high
0.7
Hold time
DCS, DODT, DCKE and Dn
after CK
↑, CK↓
0.6
ns
Hold time
PAR_IN after CK
↑, CK↓
0.5
ns
1 - Guaranteed by design, not 100% tested in production.
2 - For data signal input slew rate of 1V/ns.
4 - CK/
CK signal input slew rate of 1V/ns.
SYMBOL
Notes:
tH
3 - For data signal input slew rate of 0.5V/ns and < 1V/ns.
VDD = 1.8V ±0.1V
UNITS
PARAMETERS
ns
Setup time
Switching Characteristics
(over recommended operating free-air temperature range, unless otherwise noted)
Symbol
Parameter
Measurement Conditions
MIN
MAX
Units
fmax
Max input clock frequency
410
MHz
tPDM
Propagation delay, single
bit switching
CK
↑ and CK↓ to Qn
1.25
1.9
ns
tLH
Low to High propagation
delay
1.2
3
ns
tHL
High to low propagation
delay
0.9
3
ns
tPDMSS
Propagation delay
simultaneous switching
CK
↑ and CK↓ to Qn
2
ns
tPHL
High to low propagation
delay
RESET ↓ to Qn↓
3ns
tPLH
Low to High propagation
delay
RESET↓ to PTYERR↑
3ns
1. Guaranteed by design, not 100% tested in production.
CK
↑ and CK↓ to PTYERR
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PDF描述 |
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参数描述 |
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