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参数资料
| 型号： | SSTUB32872AHMLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/18页 |
| 文件大小： | 0K |
| 描述： | IC REGIST BUFF 28BIT DDR2 96-BGA |
| 标准包装： | 270 |
| 逻辑类型： | DDR2 的寄存缓冲器 |
| 电源电压： | 1.7 V ~ 1.9 V |
| 位数： | 28 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 96-LFBGA |
| 供应商设备封装： | 96-CABGA（13.5x5.5） |
| 包装： | 托盘 |
16
1222F—3/13/07
ICSSSTUB32872A
Advance Information
3 Test circuits and switching waveforms (cont’d)
3.4 Partial-parity-out load circuit and voltage measurement information (VDD =1.8 V± 0.1V)
All input pulses are supplied by generators having the following characteristics: PRR
10 MHz;
Zo = 50 ; input slew rate = 1 V/ns ± 20%, unless otherwise specified.
(1) CL includes probe and jig capacitance.
Figure 32 — Partial-parity-out load circuit,
VTT = VDD/2
tPLH and tPHL are the same as tPD.
VI(PP) = 600 mV
Figure 33 — Partial-parity-out voltage waveforms; propagation delay times with respect to clock inputs
VTT = VDD/2
tPLH and tPHL are the same as tPD.
VIH = VREF + 250 mV (AC voltage levels) for differential inputs. VIH = VDD for LVCMOS inputs.
VIL = VREF - 250 mV (AC voltage levels) for differential inputs. VIL = VDD for LVCMOS inputs.
Figure 34 — Partial-parity-out voltage waveforms; propagation delay times with respect to reset input
VOH
VOL
OUTPUT
tPLH
002aaa375
VTT
VICR
tPHL
CK
Vi(p-p)
tPHL
002aaa376
LVCMOS RST
INPUT
OUTPUT
VTT
VDD/2
VIH
VIL
VOH
VOL
DUT
Out
Test Point
RL =
CL = 5 pF
(see Note A)
1 k
Ω
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PDF描述 |
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