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参数资料
| 型号： | ST10F168-Q3 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 28 X 28 MM, PLASTIC, QFP-144 |
| 文件页数： | 54/74页 |
| 文件大小： | 479K |
| 代理商： | ST10F168-Q3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页当前第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页
ST10F168
58/74
Note: 1. Partially tested, guaranteed by design characterization.
t23 CC Data hold after WR
26 + tF
–
2TCL - 14 + tF
–ns
t25 CC ALE rising edge after RD, WR
26 + tF
–
2TCL - 14 + tF
–ns
t27 CC Address / Unlatched CS hold
after RD, WR
26 + tF
–
2TCL - 14 + tF
–ns
t38 CC ALE falling edge to Latched CS
-4 - tA
10 - tA
-4 - tA
10 - tA
ns
t39 SR Latched CS low to Valid Data In
–
40 + tC +2tA
–
3TCL - 20
+tC +2tA
ns
t40 CC Latched CS hold after RD, WR
46 + tF
–
3TCL - 14 + tF
–ns
t42 CC ALE fall. edge to RdCS, WrCS
(with RW delay)
16 + tA
–
TCL -4 +tA
–ns
t43 CC ALE fall. edge to RdCS, WrCS
(no RW delay)
-4 + tA
–-4 + tA
–ns
t44 CC Address float after RdCS, WrCS
1
(with RW delay)
–0
–
0
ns
t45 CC Address float after RdCS, WrCS
1
(no RW delay)
–
20
–
TCL
ns
t46 SR RdCS to Valid Data In (with RW
delay)
–16 + tC
–2TCL - 24 + tC
ns
t47 SR RdCS to Valid Data In (no RW
delay)
–36 + tC
–3TCL - 24 + tC
ns
t48 CC RdCS, WrCS Low Time (with RW
delay)
30 + tC
–
2TCL - 10 + tC
–ns
t49 CC RdCS, WrCS Low Time (no RW
delay)
50 + tC
–
3TCL - 10 + tC
–ns
t50 CC Data valid to WrCS
26 + tC
–
2TCL - 14+ tC
–ns
t51 SR Data hold after RdCS
0
–
0
–
ns
t52 SR Data float after RdCS
1
–20 + tF
–
2TCL - 20 + tF
ns
t54 CC Address hold after RdCS, WrCS
20 + tF
–
2TCL - 20 + tF
–ns
t56 CC Data hold after WrCS
20 + tF
–
2TCL - 20 + tF
–ns
Table 24 : Multiplexed bus characteristics (continued)
Symbol
Parameter
Maximum CPU Clock
25MHz
Variable CPU Clock
1/2 TCL = 1 to 25MHz
Unit
Minimum
Maximum
Minimum
Maximum
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PDF描述 |
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