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参数资料
| 型号： | ST10R272LT6 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 50 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, TQFP-100 |
| 文件页数： | 50/77页 |
| 文件大小： | 707K |
| 代理商： | ST10R272LT6 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页当前第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页
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ST10R272L - ELECTRICAL CHARACTERISTICS
RdCS to Valid Data In
(with RW delay)
t46
SR
–
3 +
tC
–
2TCL - 17
+
tC
ns
RdCS to Valid Data In
(no RW delay)
t47
SR
–
13 +
tC
–
3TCL - 17
+
tC
ns
RdCS, WrCS Low Time
(with RW delay)
t48
CC
13 +
tC
–
2TCL - 7+
tC
–ns
RdCS, WrCS Low Time
(no RW delay)
t49
CC
23 +
tC
–
3TCL - 7+
tC
–ns
Data valid to WrCS
t50
CC
10 +
tC
–
2TCL - 10 +
tC –ns
Data hold after RdCS
t51
SR
0–0
–
ns
Data float after RdCS1 2
t52
SR
–
13 +
tF
2
–
2TCL - 7 +
tF
2
ns
Address hold after
RdCS, WrCS
t54
CC
10 +
tF
–
2TCL - 10 +
tF –ns
Data hold after WrCS
t56
CC
10 +
tF
–
2TCL - 10 +
tF –ns
1) Output loading is specified using Figure 13 (CL = 5 pF).
2) This delay assumes that the following bus cycle is a multiplexed bus cycle. If next bus cycle
is demultiplexed, refer to demuxultiplexed equivalent AC timing.
Parameter
Symbol
Max. CPU Clock
= 50 MHz
Variable CPU Clock
1/2TCL = 1 to 50 MHz
Un
it
min.
max.
min.
max.
Table 17 Multiplexed bus
1
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