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参数资料
| 型号： | ST10R272LT6 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 50 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, TQFP-100 |
| 文件页数： | 58/77页 |
| 文件大小： | 707K |
| 代理商： | ST10R272LT6 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页当前第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页
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ST10R272L - ELECTRICAL CHARACTERISTICS
Data hold after RdCS
t51
SR
0
–0
–
ns
Data float after RdCS
(with RW-delay)1 2
t53
SR
–
13 +
tF +
2tA
2
–2TCL - 7
+
tF + 2tA
2
ns
Data float after RdCS
(no RW-delay)1 2
t68
SR
–
3 +
tF+ 2tA
2
–TCL - 7
+
tF + 2tA
2
ns
Address hold after
RdCS, WrCS
t55
CC
-5 +
tF
–
-5 +
tF
–ns
Data hold after WrCS
t57
CC
3 +
tF
–
TCL - 7 +
tF
–ns
1) Output loading is specified using Figure 13 with CL = 5 pF.
2) This delay assumes that the following bus cycle is a demultiplexed bus cycle and that the
data bus will only be driven externally when the RD or RdCs signal becomes active. RW-
delay and
t
A refer to the following bus cycle. If the following bus cycle is a muxtiplexed bus
cycle, refer to equivalent multiplexed AC timing (which are still applicable due to automatic
insertion an idle state (2TCL) when switching from Demultiplexed to Multiplexed Bus Mode.
Parameter
Symbol
Max CPU Clock 50MHz
Variable CPU Clock
1/2TCL = 1 to 50 MHz
Un
it
min.
max.
min.
max.
Table 18 Demultiplexed bus
1
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