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参数资料
| 型号： | ST72511R9T3/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 14 X 14 MM, TQFP-64 |
| 文件页数： | 107/164页 |
| 文件大小： | 1043K |
| 代理商： | ST72511R9T3/XXX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页当前第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页
ST72311R, ST72511R, ST72512R, ST72532R
47/164
MISCELLANEOUS REGISTERS (Cont’d)
MISCELLANEOUS REGISTER 2 (MISCR2)
Read/Write
Reset Value: 0000 0000 (00h)
Bit 7 = IPA
Interrupt polarity for port A
This bit is used to invert the sensitivity of the port A
[3:0] external interrupts. It is set and cleared by
software.
0: No sensitivity inversion
1: Sensitivity inversion
See Section 9.1 ”I/O PORT INTERRUPT SENSI-
TIVITY” on page 45 and the description of the IS2x
bits of the MISCR1 register for more details.
Bit 6 = IPB
Interrupt polarity for port B
This bit is used to invert the sensitivity of the port B
[3:0] external interrupts. It is set and cleared by
software.
0: No sensitivity inversion
1: Sensitivity inversion
See Section 9.1 ”I/O PORT INTERRUPT SENSI-
TIVITY” on page 45 and the description of the IS1x
bits of the MISCR1 register for more details.
Bit 5:4 = BC[1:0]
Beep control
These 2 bits select the PF1 pin beep capability.
The beep output signal is available in ACTIVE-
HALT mode but has to be disabled to reduce the
consumption.
Bit 3 = TLIS
TLI sensitivity
This bit allows to toggle the TLI edge sensitivity. It
can be set and cleared by software only when
TLIE bit is cleared.
0: Falling edge
1: Rising edge
Bit 2 = TLIE
TLI enable
This bit allows to enable or disable the TLI capabil-
ity on the dedicated pin. It is set and cleared by
software.
0: TLI disabled
1: TLI enabled
Note: a parasitic interrupt can be generated when
clearing the TLIE bit.
Bit 1 = SSM
SS mode selection
This bit is set and cleared by software.
0: Normal mode - the level of the SPI SS signal is
input from the external SS pin.
1: I/O mode (PC7), the level of the SPI SS signal is
read from the SSI bit.
Bit 0 = SSI
SS internal mode
This bit replaces pin SS of the SPI when bit SSM is
set to 1. (see SPI description). It is set and cleared
by software.
70
IPA
IPB
BC1
BC0
TLIS
TLIE
SSM
SSI
BC1
BC0
Beep mode with fOSC=16MHz
0
Off
0
1
~2-KHz
Output
Beep signal
~50% duty cycle
1
0
~1-KHz
1
~500-Hz
相关PDF资料 |
PDF描述 |
|---|---|
| ST72511R9T6S/XXX | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP64 |
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| ST72521BAR6T6/XXX | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP64 |
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相关代理商/技术参数 |
参数描述 |
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