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参数资料
| 型号： | ST72511R9T3/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 14 X 14 MM, TQFP-64 |
| 文件页数： | 119/164页 |
| 文件大小： | 1043K |
| 代理商： | ST72511R9T3/XXX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页当前第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页
ST72311R, ST72511R, ST72512R, ST72532R
58/164
PWM AUTO-RELOAD TIMER (Cont’d)
10.3.3 Register Description
CONTROL / STATUS REGISTER (CSR)
Read/Write
Reset Value: 0000 0000 (00h)
Bit 7 = EXCL
External Clock
This bit is set and cleared by software. It selects the
input clock for the 7-bit prescaler.
0: CPU clock.
1: External clock.
Bit 6:4 = CC[2:0]
Counter Clock Control
These bits are set and cleared by software. They
determine the prescaler division ratio from fINPUT.
Bit 3 = TCE
Timer Counter Enable
This bit is set and cleared by software. It puts the
timer in the lowest power consumption mode.
0: Counter stopped (prescaler and counter frozen).
1: Counter running.
Bit 2 = FCRL
Force Counter Re-Load
This bit is write-only and any attempt to read it will
yield a logical zero. When set, it causes the contents
of ARR register to be loaded into the counter, and
the content of the prescaler register to be cleared in
order to initialize the timer before starting to count.
Bit 1 = OIE
Overflow Interrupt Enable
This bit is set and cleared by software. It allows to
enable/disable the interrupt which is generated
when the OVF bit is set.
0: Overflow Interrupt disable.
1: Overflow Interrupt enable.
Bit 0 = OVF
Overflow Flag
This bit is set by hardware and cleared by software
reading the CSR register. It indicates the transition
of the counter from FFh to the ARR value.
0: New transition not yet reached
1: Transition reached
COUNTER ACCESS REGISTER (CAR)
Read/Write
Reset Value: 0000 0000 (00h)
Bit 7:0 = CA[7:0]
Counter Access Data
These bits can be set and cleared either by hard-
ware or by software. The CAR register is used to
read or write the auto-reload counter “on the fly”
(while it is counting).
AUTO-RELOAD REGISTER (ARR)
Read/Write
Reset Value: 0000 0000 (00h)
Bit 7:0 = AR[7:0]
Counter Auto-Reload Data
These bits are set and cleared by software. They
are used to hold the auto-reload value which is au-
tomatically loaded in the counter when an overflow
occurs. At the same time, the PWM output levels
are changed according to the corresponding OPx
bit in the PWMCR register.
This register has two PWM management func-
tions:
– Adjusting the PWM frequency
– Setting the PWM duty cycle resolution
PWM Frequency vs. Resolution:
70
EXCL
CC2
CC1
CC0
TCE
FCRL
OIE
OVF
fCOUNTER
With fINPUT=8 MHz CC2 CC1 CC0
fINPUT
fINPUT /2
fINPUT /4
fINPUT /8
fINPUT /16
fINPUT /32
fINPUT /64
fINPUT / 128
8 MHz
4 MHz
2 MHz
1 MHz
500 KHz
250 KHz
125 KHz
62.5 KHz
0
1
0
1
0
1
0
1
0
1
0
1
0
1
70
CA7
CA6
CA5
CA4
CA3
CA2
CA1
CA0
70
AR7
AR6
AR5
AR4
AR3
AR2
AR1
AR0
ARR value
Resolution
fPWM
Min
Max
0
8-bit
~0.244-KHz
31.25-KHz
[ 0..127 ]
> 7-bit
~0.244-KHz
62.5-KHz
[ 128..191 ]
> 6-bit
~0.488-KHz
125-KHz
[ 192..223 ]
> 5-bit
~0.977-KHz
250-KHz
[ 224..239 ]
> 4-bit
~1.953-KHz
500-KHz
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