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参数资料
| 型号： | T431616E-7SG |
| 厂商： | TM Technology, Inc. |
| 英文描述： | 1M x 16 SDRAM 512K x 16bit x 2Banks Synchronous DRAM |
| 中文描述： | 100万× 16内存为512k × 16Bit的X 2Banks同步DRAM |
| 文件页数： | 46/74页 |
| 文件大小： | 781K |
| 代理商： | T431616E-7SG |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页当前第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页
TE
CH
tm
T431616D/E
TM Technology Inc. reserves the right
P. 46
to change products or specifications without notice.
Publication Date: FEB. 2007
Revision: A
Figure 13.2. Read and Write Cycle
(Burst Length=4, CAS# Latency=2)
T0
T 1 T2
T3
T4
T5
T6
T7
T8
T9
T10 T 11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CLK
CKE
CS#
RAS#
CAS#
WE#
A10
A0~A9
DQM
DQ
A11
t
CK2
Activate
Command
Bank A
The Write Data
is Masked with a
Zero Clock
Latency
Read
Command
Bank A
Ax0
Ax1
Ax2
Ax3
DAy0DAy1
Hi-Z
Az3
DAy3
Az0
Az1
Read
Command
Bank A
Write
Command
Bank A
The Read Data
is Masked with a
Two Clock
Latency
RAx
RAx
CAx
CAy
CAz
相关PDF资料 |
PDF描述 |
|---|---|
| T436416A | 4M X 16 SDRAM |
| T436416A-10S | 4M X 16 SDRAM |
| T436416A-10SG | Terminal Block End Barrier; For Use With:AB1 Series Terminal Blocks; Accessory Type:End Barrier; Leaded Process Compatible:Yes; Peak Reflow Compatible (260 C):Yes RoHS Compliant: Yes |
| T436416A-6S | 4M X 16 SDRAM |
| T436416A-6SG | 4M X 16 SDRAM |
相关代理商/技术参数 |
参数描述 |
|---|---|
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