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参数资料
| 型号： | TDA9989ET |
| 厂商： | NXP SEMICONDUCTORS |
| 元件分类： | 消费家电 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA64 |
| 封装： | 4.50 X 4.50 MM, 0.80 MM HEIGHT, PLASTIC, SOT-962-3, TFBGA-64 |
| 文件页数： | 30/48页 |
| 文件大小： | 226K |
| 代理商： | TDA9989ET |
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TDA9989_2
NXP B.V. 2009. All rights reserved.
Product data sheet
Rev. 02 — 11 June 2009
36 of 48
NXP Semiconductors
TDA9989
HDMI 1.3a transmitter with CEC support
[1]
See Section 7.1 and refer to the
I2C-bus specication version 2.1 (document order number 9398 393 40011).
[2]
For information, input hysteresis is normally supplied by the microprocessor input circuit: in this circumstance, external hysteresis
circuitry is not needed.
13. Dynamic characteristics
5 V tolerant input pin HPD
VIL
LOW-level input voltage
-
0
-
0.8
V
VIH
HIGH-level input voltage
-
2
-
V
Ci
input capacitance
-
4.5
-
pF
CMOS 1.8 V and CMOS 3.3 V tolerant digital input/output pin INT_HDMI
VIL
LOW-level input voltage
-
0
-
0.85
V
VIH
HIGH-level input voltage
-
1.4
-
V
VOL
LOW-level output voltage
CL = 10 pF; IOL = 2 mA
0
-
0.4
V
5 V tolerant master bus: DDC-bus pins DSDA, DSCL[1]
VOL
LOW-level output voltage
0
-
0.4
V
VIL
LOW-level input voltage
0
-
0.6
V
VIH
HIGH-level input voltage
1.4
-
5.5
V
VOL
LOW-level output voltage
0
-
0.4
V
VIL
LOW-level input voltage
0
-
0.6
V
VIH
HIGH-level input voltage
1.4
-
5.5
V
CEC input/output[2] pin
VOL
LOW-level output voltage
0
-
0.4
V
VOH
HIGH-level output voltage
2.5
-
3.6
V
VIL
LOW-level input voltage
0
-
0.60
V
VIH
HIGH-level input voltage
2.5
-
3.6
V
Vhys(i)
input hysteresis voltage
[2] -
0.27
-
V
TMDS output pins: TX0
, TX0+, TX1, TX1+, TX2, TX2+, TXC and TXC+
VO(dif)
differential output voltage
REXT_SWING = 10 k± 1 %
400
514
600
mV
VO(cm)
common-mode output
voltage
REXT_SWING = 10 k± 1 %
-
3.05
-
V
Table 30.
Digital inputs and outputs …continued
Tamb = 20 °C to +85 °C; unless otherwise specied.
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
Table 31.
Timing characteristics
Tamb = 20 °C to +85 °C; unless otherwise specied.
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
Clock input: pin VCLK
fclk(max)
maximum clock frequency
-
150
MHz
tsu(D)
data input set-up time
1.5
-
ns
th(D)
data input hold time
1
--ns
δclk
clock duty cycle
positive edge
[1] 30
50
70
%
fclk
clock frequency
CEC
-
12
50
MHz
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PDF描述 |
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