参数资料
型号: TMP19A71CYFG
厂商: Toshiba Corporation
英文描述: Zener Diode; Application: General; Pd (mW): 200; Vz (V): 22.93 to 23.96; Condition Iz at Vz (mA): 5; C (pF) max: -; Condition VR at C (V):   ESD (kV) min: -; Package: URP
中文描述: 32位RISC微处理器
文件页数: 229/402页
文件大小: 3621K
代理商: TMP19A71CYFG
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TMP19A71
SCLK Input mode
When transmit double-buffering is disabled (SC2MOD2. WBUF = 0) in SCLK
Input mode (receive double-buffering is always enabled in this mode), the TX19A
core processor must write a frame to the transmit buffer before the SCLK2 input
becomes avtive. The 8 bits of a frame in the transmit buffer are shifted out on the
TX2 pin, and the 8 bits of a received frame are shifted into Receive Buffer 1,
synchronous to the programmed edge of the SCLK2 input. When all the bits have
been shifted out, the transmit-done interrupt (INTTX2) is generated. When all
the bits have been received, the frame is transferred from Receive Buffer 1 to
Receive Buffer 2, generating the INTRX2 interrupt. The TX19A core processor
must load a next frame into the transmit buffer before the SCLK signal for the
next frame is input (i.e., by point A shown in Figure 12.5.15 below). The TX19A
core processor must also pick up the frame in Receive Buffer 2 before a next frame
has been received.
When transmit/receive double-buffering is enabled (SC2MOD2.WBUF = 1), a
frame is transferred from Transmit Buffer 2 to Transmit Buffer 1 once the last
frame in Transmit Buffer 1 has been sent. At this time, the INTTX2 interrupt is
generated. When the 8-bit frame, received in parallel with transmission, has been
shifted into Receive Buffer 1, it is transferred to Receive Buffer 2, generating the
INTRX2 interrupt. When the SCLK2 is subsequently activated, the frame stored
in Transmit Buffer 1 is shifted out while a next frame is received into Receive
Buffer 1. If the TX19A core processor does not read the frame from Receive Buffer
2 before the last bit of a next frame is received, an overrun error occurs. If the
TX19A core processor does not write a frame to Transmit Buffer 2 before the
SCLK2 input is subsequently activated, an underrun error occurs.
A
Receive Data
Read Timing
SCLK2 input
bit 0
bit 6
bit 7
bit 1
TX2
(INTTX2)
bit 0
Transmit Data
Write Timing
(INTRX2)
bit 5
bit 1
bit 0
bit 6
bit 7
bit 1
RX2
bit 0
bit 5
bit 1
Figure 12.5.15
Transmit/Receive Operation in I/O Interface Mode
(SCLK Input mode, double-buffering disabled)
TMP19A71
12-39
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