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参数资料
| 型号： | TMP19A71CYFG |
| 厂商： | Toshiba Corporation |
| 英文描述： | Zener Diode; Application: General; Pd (mW): 200; Vz (V): 22.93 to 23.96; Condition Iz at Vz (mA): 5; C (pF) max: -; Condition VR at C (V):   ESD (kV) min: -; Package: URP |
| 中文描述： | 32位RISC微处理器 |
| 文件页数： | 48/402页 |
| 文件大小： | 3621K |
| 代理商： | TMP19A71CYFG |
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TMP19A71
TMP19A71
7-7
7.8
Maskable Hardware Interrupts
7.8.1
Features
A maskable hardware interrupt (hereinafter referred to as hardware interrupt) is interrupt
request of 47 sources that can set the seven interrupt levels of priority order individually with an
interrupt controller (INTC).
Hardware interrupt requests are accepted when all the following conditions are met:
The IM[4:2] field of the CP0 Status register is set to 1.
The IE bit of the CP0 Status register is set to 1.
The ERL and EXL bits of the CP0 Status register are cleared to 0.
If two or more interrupt occur simultaneously, interrupt requests are accepted according to their
priority levels. If interrupt requests of the same interrupt level occur simultaneously, the interrupt
is accepted in ascending order starting with that of the smallest number (see Table 7.8.1).
When a hardware interrupt request is accepted, the EXL bit of the CP0 Status register is set to 1
to disable interrupts, and the CMASK field of the ILEV register is automatically updated to the
interrupt level of the accepted interrupt request. The IE bit of the CP0 Status register remains as
has been set when an interrupt request is accepted.
In hardware interrupts processing, each interrupt level is associated with a register bank called
Shadow Register Set. When an interrupt request is accepted, the register bank is switched to the
one whose number is the same number of corresponding interrupt level. Through this mechanism,
there is no need for user program to save the general-purposed register (GPR) contents elsewhere
upon interrupt response, thus a faster interrupt response is ensured. To use the Shadow Register
Set, the SSD bit of the CP0 SSCR register must be cleared to 0.
Once an interrupt request is accepted, further interrupt requests can be nested by clearing the
EXL bit of the CP0 Status register to 0 to enable interrupts. At this time, the CMASK bit of the
ILEV register of INTC is updated to the priority level whose interrupt request has been set, thus
allows only interrupt requests with higher priority levels than the one it has been accepting. For
details about interrupt nesting, refer to 7.8.9 Setting Example of Nesting Interrupt.
Using the CMASK bit of the ILEV register enables masking an interrupt request of lower
priority level than the masking level to a programmable.
All interrupt requests can be used for triggering DMA transfer.
Detailed operation of hardware interrupts is provided below. Also, refer to the chapter Exception
Handling Maskable Interrupts (Interrupts) of the separate volume, TX19 Core Architecture
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PDF描述 |
|---|---|
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| TMP320C6203GLS100 | FIXED-POINT DIGITAL SIGNAL PROCESSOR |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| TMP1-R | 制造商:Knitter-Switch 功能描述:Tube |
| TMP20 | 制造商:TI 制造商全称:Texas Instruments 功能描述:?±2.5?°C Low-Power, Analog Out TEMPERATURE SENSOR |
| TMP20AIDCKR | 功能描述:板上安装温度传感器 Low-Power Ana Out Temp Sensor RoHS:否 制造商:Omron Electronics 输出类型:Digital 配置: 准确性:+/- 1.5 C, +/- 3 C 温度阈值: 数字输出 - 总线接口:2-Wire, I2C, SMBus 电源电压-最大:5.5 V 电源电压-最小:4.5 V 最大工作温度:+ 50 C 最小工作温度:0 C 关闭: 安装风格: 封装 / 箱体: 设备功能:Temperature and Humidity Sensor |
| TMP20AIDCKT | 功能描述:板上安装温度传感器 Low-Power Ana Out Temp Sensor RoHS:否 制造商:Omron Electronics 输出类型:Digital 配置: 准确性:+/- 1.5 C, +/- 3 C 温度阈值: 数字输出 - 总线接口:2-Wire, I2C, SMBus 电源电压-最大:5.5 V 电源电压-最小:4.5 V 最大工作温度:+ 50 C 最小工作温度:0 C 关闭: 安装风格: 封装 / 箱体: 设备功能:Temperature and Humidity Sensor |
| TMP20AIDRLR | 功能描述:板上安装温度传感器 Low-Power Ana Out Temp Sensor RoHS:否 制造商:Omron Electronics 输出类型:Digital 配置: 准确性:+/- 1.5 C, +/- 3 C 温度阈值: 数字输出 - 总线接口:2-Wire, I2C, SMBus 电源电压-最大:5.5 V 电源电压-最小:4.5 V 最大工作温度:+ 50 C 最小工作温度:0 C 关闭: 安装风格: 封装 / 箱体: 设备功能:Temperature and Humidity Sensor |
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