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参数资料
| 型号： | TMP91FW60FG |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-44 |
| 文件页数： | 32/322页 |
| 文件大小： | 4595K |
| 代理商： | TMP91FW60FG |
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Page 123
2007-10-15
TMP91FW60
7.2
Operation of Each Block
7.2.1
Prescaler
The 5-bit prescaler generates the source clock for TMRB0. The prescaler clock (
φT0) is divided clock
(divided by 4) from selected clock by the register SYSCR0<PRCK1> of clock gear.
This prescaler can be started or stopped using TB0RUN<TB0PRUN>. Counting starts when <TB0PRUN> is
set to 1; the prescaler is cleared to 0 and stops operation when <TB0PRUN> is cleared to 0. Table 7-2 show
prescaler output clock resolution.
Note: xxx: Don’t care
7.2.2
Up counter (UC0)
UC0 is a 16-bit binary counter which counts up according to input from the clock specified by
TB0MOD<TB0CLK1:0> register.
As the input clock, one of the prescaler internal clocks
φT1, φT4 and φT16 or an external clock from TB0IN0
pin can be selected. Counting or stopping and clearing of the counter is controlled by timer operation control
register TB0RUN<TB0RUN>.
When clearing is enabled, the up counter UC0 will be cleared to 0 each time its value matches the value in
the timer register TB0RG1H/L. If clearing is disabled, the counter operates as a free-running counter. Clearing
can be enabled or disabled by using TB0MOD<TB0CLE>.
A timer overflow interrupt (INTTBOF0) is generated when UC0 overflow occurs.
7.2.3
Timer registers (TB0RG0H/L, TB0RG1H/L)
These two 16-bit registers are used to set the interval time. When the value in the up counter UC0 matches
the value set in this timer register, the comparator match detect signal will go active.
Setting data for both upper and lower timer registers is needed. For example, using 2-byte data transfer
instruction or using 1-byte data transfer instruction twice for lower 8 bits and upper 8 bits in order. (The com-
pare circuit will not operate if only the lower 8 bits are written. Be sure to write to both timer registers (16 bits)
from the lower 8 bits followed by the upper 8 bits.)
The TB0RG0H/L timer register has a double-buffer structure, which is paired with register buffer 0. The
value set in TB0RUN<TB0RDE> determines whether the double-buffer structure is enabled or disabled: it is
disabled when <TB0RDE> = "0", and enabled when <TB0RDE> = "1".
Table 7-2
Prescaler Output Clock Resolution
@fc
= 20 MHz, fs = 32.768 kHz
System Clock
SelectionSYSC1<
SYSCK>
Clock Gear Value
SYSCR1<GEAR2:0>
Prescaler Clock
Selection
<PRCK1>
Prescaler Output Clock Resolution
φT1
(1/2)
φT4
(1/8)
φT16
(1/32)
1 (fs)
XXX
0 (1/1)
fFPH
23/fs (244
μs)
25/fs (977
μs)
27/fs (3.9 ms)
0 (fc)
000 (fc)
23/fc (0.4
μs)
25/fc (1.6
μs)
27/fc(6.4
μs)
001 (fc/2)
24/fc (0.8
μs)
26/fc (3.2
μs)
28/fc (12.8
μs)
010 (fc/4)
25/fc (1.6
μs)
27/fc (6.4
μs)
29/fc (25.6
μs)
011 (fc/8)
26/fc (3.2
μs)
28/fc (12.8
μs)
210/fc (51.2
μs)
100 (fc/16)
27/fc (6.4
μs)
29/fc (25.6
μs)
211/fc (102.4
μs)
XXX
1 (1/16)
fc/16 clock
27/fc (6.4
μs)
29/fc (25.6
μs)
211/fc (102.4
μs)
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