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参数资料
| 型号： | W9864G6IH-6A |
| 厂商： | WINBOND ELECTRONICS CORP |
| 元件分类： | DRAM |
| 英文描述： | 4M X 16 SYNCHRONOUS DRAM, 5 ns, PDSO54 |
| 封装： | 0.400 INCH, ROHS COMPLIANT, TSOP2-54 |
| 文件页数： | 32/44页 |
| 文件大小： | 666K |
| 代理商： | W9864G6IH-6A |
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W9864G6IH
Publication Release Date: Mar. 22, 2010
- 38 -
Revision A11
11.17 Timing Chart of Read to Write Cycle
Note: The Output data must be masked by DQM to avoid I/O conflict
11
10
9
8
7
6
5
4
3
2
1
0
(1) CAS Latency=2
In the case of Burst Length = 4
Read
Write
DQ
( b ) Command
DQM
D0
D1
D2
D3
D0
D1
D2
D3
( a ) Command
(2) CAS Latency=3
Read Write
Read
Write
D0
D1
D2
D3
( a ) Command
DQ
DQM
( b ) Command
DQM
D0
D1
D2
D3
11.18 Timing Chart of Write to Read Cycle
Read
Write
0
11
10
9
8
7
6
5
4
3
2
1
Q0
Read
Q1
Q2
Q3
Read
Write
Q0
Q1
Q2
Q3
Write
Q0
Q1
Q2
Q3
D0
D1
DQ
( a ) Command
DQ
DQM
( b ) Command
DQM
( a ) Command
( b ) Command
DQM
In the case of Burst Length=4
(1) CAS Latency=2
(2) CAS Latency=3
D0
D1
Q0
Q1
Q2
Q3
D0
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