参数资料
| 型号： | XA3SD1800A-4CSG484Q |
| 厂商： | Xilinx Inc |
| 文件页数： | 13/58页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3ADSP FPGA 1800K 484CSBG |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 84 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB数： | 4160 |
| 逻辑元件/单元数： | 37440 |
| RAM 位总计： | 1548288 |
| 输入/输出数： | 309 |
| 门数： | 1800000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 484-FBGA，CSPBGA |
| 供应商设备封装： | 484-CSPBGA |
| 配用： | 122-1574-ND - KIT DEVELOPMENT SPARTAN 3ADSP |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
20
Hold Times
TIOICKP
Time from the active transition at the ICLK
input of the Input Flip-Flop (IFF) to the point
where data must be held at the Input pin. No
Input Delay is programmed.
LVCMOS25(3)
0
XA3SD1800A
–0.52
ns
XA3SD3400A
–0.56
ns
TIOICKPD
Time from the active transition at the ICLK
input of the Input Flip-Flop (IFF) to the point
where data must be held at the Input pin. The
Input Delay is programmed.
LVCMOS25(3)
1
XA3SD1800A
–1.40
ns
2
–2.11
ns
3
–2.48
ns
4
–2.77
ns
5
–2.62
ns
6
–3.06
ns
7
–3.42
ns
8
–3.65
ns
1
XA3SD3400A
–1.31
ns
2
–1.88
ns
3
–2.44
ns
4
–2.89
ns
5
–2.83
ns
6
–3.33
ns
7
–3.63
ns
8
–3.96
ns
Set/Reset Pulse Width
TRPW_IOB Minimum pulse width to SR control input on
IOB
–
All
1.61
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 27 and are based on the operating conditions set forth in
2.
This setup time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true, add the
appropriate Input adjustment from Table 23.
3.
These hold times require adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. If this is true, subtract
the appropriate Input adjustment from Table 23. When the hold time is negative, it is possible to change the data before the clock’s active
edge.
Table 21: Sample Window (Source Synchronous)
Symbol
Description
Max
Units
TSAMP
Setup and hold
capture window of
an IOB flip-flop
The input capture sample window value is highly specific to a particular application, device,
package, I/O standard, I/O placement, DCM usage, and clock buffer. Please consult the
appropriate Xilinx Answer Record for application-specific values.
Answer Record 30879
ps
Table 20: Setup and Hold Times for the IOB Input Path (Cont’d)
Symbol
Description
Conditions
IFD_DELAY
_VALUE
Device
Speed Grade: -4
Units
Min
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