参数资料
| 型号： | XA3SD1800A-4CSG484Q |
| 厂商： | Xilinx Inc |
| 文件页数： | 48/58页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3ADSP FPGA 1800K 484CSBG |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 84 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB数： | 4160 |
| 逻辑元件/单元数： | 37440 |
| RAM 位总计： | 1548288 |
| 输入/输出数： | 309 |
| 门数： | 1800000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 484-FBGA，CSPBGA |
| 供应商设备封装： | 484-CSPBGA |
| 配用： | 122-1574-ND - KIT DEVELOPMENT SPARTAN 3ADSP |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
52
Slave Parallel Mode Timing
X-Ref Target - Figure 13
Figure 13: Waveforms for Slave Parallel Configuration
Table 52: Timing for the Slave Parallel Configuration Mode
Symbol
Description
Min
Max
Units
Setup Times
TSMDCC(2)
The time from the setup of data at the D0-D7 pins to the rising transition at the CCLK pin
7
–ns
TSMCSCC
Setup time on the CSI_B pin before the rising transition at the CCLK pin
7
–ns
TSMCCW
Setup time on the RDWR_B pin before the rising transition at the CCLK pin
17
–ns
Hold Times
TSMCCD
The time from the rising transition at the CCLK pin to the point when data is last held at
the D0-D7 pins
1
–ns
TSMCCCS
The time from the rising transition at the CCLK pin to the point when a logic level is last
held at the CSO_B pin
0
–ns
TSMWCC
The time from the rising transition at the CCLK pin to the point when a logic level is last
held at the RDWR_B pin
0
–ns
Clock Timing
TCCH
The High pulse width at the CCLK input pin
5
–ns
TCCL
The Low pulse width at the CCLK input pin
5
–ns
FCCPAR
Frequency of the clock signal at the CCLK input
pin
No bitstream compression
0
80
MHz
With bitstream compression
0
80
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 8.
2.
Some Xilinx documents refer to Parallel modes as “SelectMAP” modes.
DS705_13_041311
Byte 0
Byte 1
Byte n
Byte n+1
T
SMWCC
1/F
CCPAR
T
SMCCCS
T
SCCH
T
SMCCW
T
SMCCD
T
SMCSCC
T
SMDCC
PROG_B
(Input)
(Open-Drain)
INIT_B
(Input)
CSI_B
RDWR_B
(Input)
CCLK
(Inputs)
D0 - D7
T
MCCH
T
SCCL
T
MCCL
Notes:
1.
It is possible to abort configuration by pulling CSI_B Low in a given CCLK cycle, then switching RDWR_B Low or High in any subsequent
cycle for which CSI_B remains Low. The RDWR_B pin asynchronously controls the driver impedance of the D0 - D7 bus. When RDWR_B
switches High, be careful to avoid contention on the D0 - D7 bus.
2.
To pause configuration, pause CCLK instead of deasserting CSI_B. See the section in Chapter 7 called “Non-Continuous SelectMAP Data
Loading” in UG332 for more details.
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